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参数资料
| 型号： | OR3T306S240I-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 196 CLBS, 48000 GATES, PQFP240 |
| 封装： | PLASTIC, SQFP-240 |
| 文件页数： | 186/203页 |
| 文件大小： | 1368K |
| 代理商： | OR3T306S240I-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页当前第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页
Lattice Semiconductor
83
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
FPGA States of Operation
Prior to becoming operational, the FPGA goes through
a sequence of states, including initialization, congura-
tion, and start-up. Figure 49 outlines these three FPGA
states.
Figure 49. FPGA States of Operation
Initialization
Upon powerup, the device goes through an initialization
process. First, an internal power-on-reset circuit is trig-
gered when power is applied. When VDD reaches the
voltage at which portions of the FPGA begin to operate
(2.5 V to 3 V for the OR3Cxx, 2.2 V to 2.7 V for the
OR3Txxx), the I/Os are congured based on the con-
guration mode, as determined by the mode select
inputs M[2:0]. A time-out delay is initiated when VDD
reaches between 3.0 V and 4.0 V (OR3Cxx) or 2.7 V to
3.0 V (OR3Txxx) to allow the power supply voltage to
stabilize. The INIT and DONE outputs are low. At pow-
erup, if VDD does not rise from 2.0 V to VDD in less than
25 ms, the user should delay conguration by inputting
a low into INIT, PRGM, or RESET until VDD is greater
than the recommended minimum operating voltage
(4.75 V for OR3Cxx commercial devices and 3.0 V for
OR3Txxx devices).
At the end of initialization, the default conguration
option is that the conguration RAM is written to a low
state. This prevents shorts prior to conguration. As a
conguration option, after the rst conguration (i.e., at
reconguration), the user can recongure without
clearing the internal conguration RAM rst. The
active-low, open-drain initialization signal INIT is
released and must be pulled high by an external resis-
tor when initialization is complete. To synchronize the
conguration of multiple FPGAs, one or more INIT pins
should be wire-ANDed. If INIT is held low by one or
more FPGAs or an external device, the FPGA remains
in the initialization state. INIT can be used to signal that
the FPGAs are not yet initialized. After INIT goes high
for two internal clock cycles, the mode lines (M[3:0])
are sampled, and the FPGA enters the conguration
state.
The high during conguration (HDC), low during cong-
uration (LDC), and DONE signals are active outputs in
the FPGA’s initialization and conguration states. HDC,
LDC
, and DONE can be used to provide control of
external logic signals such as reset, bus enable, or
PROM enable during conguration. For parallel master
conguration modes, these signals provide PROM
enable control and allow the data pins to be shared
with user logic signals.
5-4529(F)
– ACTIVE I/O
– RELEASE INTERNAL RESET
– DONE GOES HIGH
START-UP
INITIALIZATION
CONFIGURATION
RESET
OR
PRGM
LOW
PRGM
LOW
– CLEAR CONFIGURATION
– INIT LOW, HDC HIGH, LDC LOW
OPERATION
POWERUP
– POWER-ON TIME DELAY
– M[3:0] MODE IS SELECTED
– CONFIGURATION DATA FRAME
– INIT HIGH, HDC HIGH, LDC LOW
– DOUT ACTIVE
YES
NO
RESET,
INIT,
OR
PRGM
LOW
BIT
ERROR
YES
WRITTEN
MEMORY
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have
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discontinued.
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Information
section
for
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PDF描述 |
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