- 您现在的位置：买卖IC网 > PDF目录299576 > OR3T55-4BA256 FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 PDF资料下载
参数资料
| 型号： | OR3T55-4BA256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 22/210页 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4BA256 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页当前第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
118
Lucent Technologies Inc.
Timing Characteristics (continued)
Clock Timing
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The ECLK delays are to all of the PICs on one side of the device for middle pin input, or two sides of the device for corner pin input. The delay
includes both the input buffer delay and the clock routing to the PIC clock input.
The FCLK delays are for a fully routed clock tree that uses the ExpressCLK input into the Fast Clock network. It includes both the input buffer
delay and the clock routing to the PFU CLK input. The delay will be reduced if any of the clock branches are not used.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
This table represents the delay for an internally generated clock from the clock tree input in one of the four middle PICs (using pSW routing) on
any side of the device which is then distributed to the PFU/PIO clock inputs. If the clock tree input used is located at any other PIC, see the
results reported by ORCA Foundry.
This clock delay is for a fully routed clock tree that uses the general clock network. The delay will be reduced if any of the clock branches are not
used. See pin-to-pin timing in Table 55 for clock delays of clocks input on general I/O pins.
Table 51. ExpressCLK (ECLK) and Fast Clock (FCLK) Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Device
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Clock Shut-off Timing:
Setup from Middle ECLK (shutoff to CLK)
Hold from Middle ECLK (shutoff from CLK)
Setup from Corner ECLK (shutoff to CLK)
Hold from Corner ECLK (shutoff from CLK)
OFFM_SET
OFFM_HLD
OFFC_SET
OFFC_HLD
0.77
0.00
0.77
0.00
—
0.51
0.00
0.51
0.00
—
0.44
0.00
0.44
0.00
—
ns
ECLK Delay (middle pad):
OR3C/T55
OR3C/T80
OR3T125
ECLKM_DEL
—
2.64
2.93
TBD
—
1.93
2.21
TBD
—
1.48
1.70
TBD
ns
ECLK Delay (corner pad):
OR3C/T55
OR3C/T80
OR3T125
ECLKC_DEL
—
3.93
4.49
TBD
—
3.03
3.52
TBD
—
2.23
2.60
TBD
ns
FCLK Delay (middle pad):
OR3C/T55
OR3C/T80
OR3T125
FCLKM_DEL
—
6.18
6.75
TBD
—
4.85
5.27
TBD
—
3.83
4.12
TBD
ns
FCLK Delay (corner pad):
OR3C/T55
OR3C/T80
OR3T125
FCLKC_DEL
—
7.47
8.30
TBD
—
5.95
6.59
TBD
—
4.58
5.02
TBD
ns
Table 52. General-Purpose Clock Timing Characteristics (Internally Generated Clock)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Device
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
OR3C/T55
CLK_DEL
—
6.42
—
5.09
—
4.06
ns
OR3C/T80
CLK_DEL
—
6.92
—
5.43
—
4.31
ns
OR3T125
CLK_DEL
—
TBD
—
TBD
—
TBD
ns
相关PDF资料 |
PDF描述 |
|---|---|
| OR3T55-4BA352I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
| OR3T55-4BA352 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
| OR3T80-4BA352I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
| OR3T80-4BA352 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
| OR3T125-4BC432I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA432 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| OR3T55-4BA256I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS208I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS240I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-5BA256 | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA256I | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
发布紧急采购，3分钟左右您将得到回复。