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参数资料
| 型号： | OR3T55-4BA256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 30/210页 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4BA256 |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
125
Parameter
Symbol
Min
Max
Unit
All Configuration Modes
M[3:0] Setup Time to INIT High
TSMODE
0.00
—
ns
M[3:0] Hold Time from INIT High
THMODE
600.00
—
ns
RESET
Pulse Width Low to Start Reconfiguration
TRW
50.00
—
ns
PRGM
Pulse Width Low to Start Reconfiguration
TPGW
50.00
—
ns
Master and Asynchronous Peripheral Modes
Power-on Reset Delay
CCLK Period (M3 = 0)
(M3 = 1)
Configuration Latency (autoincrement mode):
OR3C/T55
(M3 = 0)
(M3 = 1)
OR3C/T80
(M3 = 0)
(M3 = 1)
OR3T125
(M3 = 0)
(M3 = 1)
TPO
TCCLK
TCL
15.70
60.00
480.00
23.20
185.00
33.70
270.00
52.30
418.00
52.40
200.00
1600.00
77.40*
619.00*
113.00*
900.00*
175.00*
1395.00*
ms
ns
ms
Microprocessor (MPI) Mode
Power-on Reset Delay
Configuration Latency (autoincrement mode):
OR3C/T55
OR3C/T80
OR3T125
TPO
TCL
15.70
53341
76317
116581
52.40
—
ms
write cycles
Partial Reconfiguration (explicit mode):
OR3C/T55
OR3C/T80
OR3T125
TPR
43.00
51.00
62.00
—
write cycles
Slave Serial Mode
Power-on Reset Delay
CCLK Period
Configuration Latency (autoincrement mode):
OR3C/T55
OR3C/T80
OR3T125
TPO
TCCLK
TCL
3.90
40.00
15.50
22.50
34.90
13.10
—
ms
ns
ms
* Not applicable to asynchronous peripheral mode.
Timing Characteristics (continued)
Configuration Timing
Table 59. General Configuration Mode Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
相关PDF资料 |
PDF描述 |
|---|---|
| OR3T55-4BA352I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
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相关代理商/技术参数 |
参数描述 |
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| OR3T55-5BA256I | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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