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参数资料
| 型号： | OR3T55-4BA256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 3/210页 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4BA256 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
100
Lucent Technologies Inc.
Timing Characteristics (continued)
PFU Timing
* Four-input variables’ (KZ[3:0]) path delays are valid for LUTs in both F4 (four-input LUT) and F5 (five-input LUT) modes.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The table shows worst-case delays. ORCA Foundry reports the delays for individual paths within a group of paths representing the same timing
parameter and may accurately report delays that are less than those listed.
Table 40. Combinatorial PFU Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Combinatorial Delays (TJ = +85 °C, VDD = min):
Four-input Variables (Kz[3:0] to F[z])*
Five-input Variables (F5[A:D] to F[0, 2, 4, 6 ])
Two-level LUT Delay (Kz[3:0] to F w/feedbk)*
Two-level LUT Delay (F5[A:D] to F w/feedbk)
Three-level LUT Delay (Kz[3:0] to F w/feedbk)*
Three-level LUT Delay (F5[A:D] to F w/feedbk)
F4_DEL
F5_DEL
SWL2_DEL
SWL2F5_DEL
SWL3_DEL
SWL3F5_DEL
—
2.34
2.11
4.87
4.69
6.93
6.89
—
1.80
1.57
3.66
3.51
5.15
5.08
—
1.35
1.12
2.69
2.51
3.65
3.52
ns
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PDF描述 |
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