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参数资料
| 型号： | OR3T55-4BA256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 29/210页 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4BA256 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
124
Lucent Technologies Inc.
Timing Characteristics (continued)
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
Shaded values are advance information and are valid for OR3Txxx devices only.
This clock delay is for a fully routed clock tree that uses the clock network. It includes both the input buffer delay and the clock routing to the PIO
FF CLK input. The delay will be reduced if any of the clock branches are not used. The given setup (delayed and no delay) and hold (delayed)
timing allows the input clock pin to be located in any PIO on any side of the device, but a PIO FF must be used. The hold (no delay) timing
assumes the clock pin is located at one of the four middle PICs on any side of the device and that a PIO FF is used. If the clock pin is located
elsewhere, then the last parameter in the table must be added to the hold (no delay) timing.
Figure 77. Input to System Clock Setup/Hold Time
Table 58. OR3C/Txxx Input to General System Clock (SCLK) Setup/Hold Time (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Input to SCLK Setup Time
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to SCLK Setup Time (delayed data
input)
OR3C/T55
OR3C/T80
OR3T125
3.88
2.00
TBD
—
3.75
2.43
TBD
—
3.63
3.06
TBD
—
ns
Input to SCLK Hold Time
OR3C/T55
OR3C/T80
OR3T125
4.96
5.52
TBD
—
3.87
4.42
TBD
—
2.89
3.37
TBD
—
ns
Input to SCLK Hold Time (delayed data
input)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Additional Hold Time if Non-mid-PIC Used as
SCLK Pin (no delay on data input)
OR3C/T55
OR3C/T80
OR3T125
0.44
0.40
TBD
—
0.32
0.29
TBD
—
0.22
0.19
TBD
—
ns
Q
D
SCLK
INPUT
5-4847(F)
PIO FF
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PDF描述 |
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