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参数资料
| 型号： | P89V52X2FBD,157 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 40/57页 |
| 文件大小： | 0K |
| 描述： | IC 80C51 MCU FLASH 8K 44-LQFP |
| 产品培训模块： | Migrating from 8/16-Bit MCUs to 32-Bit ARMs |
| 标准包装： | 800 |
| 系列： | 89V |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | UART/USART |
| 外围设备： | POR |
| 输入/输出数： | 32 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 192 x 8 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LQFP |
| 包装： | 托盘 |
| 配用： | 622-1017-ND - BOARD 44-ZIF PLCC SOCKET 622-1012-ND - BOARD FOR P89V52X2 44-TQFP 622-1008-ND - BOARD FOR LPC9103 10-HVSON |
| 其它名称： | 568-4250 935282529157 P89V52X2FBD |
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P89V52X2_3
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 03 — 4 May 2009
45 of 57
NXP Semiconductors
P89V52X2
80C51 with 256 B RAM, 192 B data EEPROM
9.
Dynamic characteristics
[1]
Tcy(clk) = 1/fosc.
Table 45.
Dynamic characteristics
Over operating conditions: load capacitance for Port 0, ALE, and PSEN = 100 pF; load capacitance for all other
outputs = 80 pF
Symbol
Parameter
Conditions
Min
Max
Unit
fosc
oscillator frequency
12-clock mode
0
40
MHz
6-clock mode
0
20
MHz
tLHLL
ALE pulse width
2Tcy(clk) 15
-
ns
tAVLL
address valid to ALE LOW time
Tcy(clk) 15
-
ns
tLLAX
address hold after ALE LOW time
Tcy(clk) 15
-
ns
tLLIV
ALE LOW to valid instruction in time
-
4Tcy(clk) 45
ns
tLLPL
ALE LOW to PSEN LOW time
Tcy(clk) 15
-
ns
tPLPH
PSEN pulse width
3Tcy(clk) 15
-
ns
tPLIV
PSEN LOW to valid instruction in time
-
3Tcy(clk) 55
ns
tPXIX
input instruction hold after PSEN time
0
-
ns
tPXIZ
input instruction oat after PSEN time
-
Tcy(clk) 20
ns
tPXAV
PSEN to address valid time
Tcy(clk) 8-
ns
tAVIV
address to valid instruction in time
-
5Tcy(clk) 60
ns
tPLAZ
PSEN LOW to address oat time
-
10
ns
tRLRH
RD LOW pulse width
6Tcy(clk) 30
-
ns
tWLWH
WR LOW pulse width
6Tcy(clk) 30
-
ns
tRLDV
RD LOW to valid data in time
-
5Tcy(clk) 50
ns
tRHDX
data hold after RD time
0
-
ns
tRHDZ
data oat after RD time
-
2Tcy(clk) 12
ns
tLLDV
ALE LOW to valid data in time
-
8Tcy(clk) 50
ns
tAVDV
address to valid data in time
-
9Tcy(clk) 75
ns
tLLWL
ALE LOW to RD or WR LOW time
3Tcy(clk) 15
3Tcy(clk) + 15
ns
tAVWL
address to RD or WR LOW time
4Tcy(clk) 30
-
ns
tWHQX
data hold after WR time
Tcy(clk) 20
-
ns
tQVWH
data output valid to WR HIGH time
7Tcy(clk) 50
-
ns
tRLAZ
RD LOW to address oat time
-
0
ns
tWHLH
RD or WR HIGH to ALE HIGH time
Tcy(clk) 15
Tcy(clk) + 15
ns
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PDF描述 |
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