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参数资料
| 型号： | S29CD032J1JFAI122 |
| 厂商： | SPANSION LLC |
| 元件分类： | PROM |
| 英文描述： | 1M X 32 FLASH 2.7V PROM, 54 ns, PBGA80 |
| 封装： | 13 X 11 MM, 1 MM PITCH, FORTIFIED, BGA-80 |
| 文件页数： | 63/78页 |
| 文件大小： | 1825K |
| 代理商： | S29CD032J1JFAI122 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页当前第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页
64
S29CD-J & S29CL-J Flash Family
S29CD-J_CL-J_00_B1 September27,2006
Prel imi n ary
Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array
data read cycle.
Figure 18.11 Data# Polling Timings (During Embedded Algorithms)
Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last sta-
tus read cycle, and array data read cycle.
Figure 18.12 Toggle Bit Timings (During Embedded Algorithms)
Note: The system may use CE# or OE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within an
erase-suspended sector.
Figure 18.13 DQ2 vs. DQ6 for Erase/Erase Suspend Operations
WE#
CE#
OE#
High Z
tOE
High Z
DQ7
Data
RY/BY#
tBUSY
Complement
True
Addresses
VA
tOEH
tCE
tCH
tOH
tDF
VA
Status Data
Complement
Status Data
True
Valid Data
tACC
tRC
tWC
WE#
CE#
OE#
High Z
tOE
DQ6/DQ2
RY/BY#
tBUSY
Addresses
VA
tOEH
tCE
tCH
tOH
tDF
VA
tACC
tRC
Valid Data
Valid Status
(first read)
(second read)
(stops toggling)
Valid Status
VA
WE#
DQ6
DQ2
Enter Embedded
Erasing
Erase
Suspend
Enter Erase
Suspend Program
Erase
Resume
Erase
Erase Suspend
Read
Erase Suspend
Program
Erase Suspend
Read
Erase
Complete
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PDF描述 |
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