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参数资料
| 型号： | SI5315B-C-GMR |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 37/54页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK MULT 8KHZ-125MHZ 36QFN |
| 应用说明： | SI5315/17 Crystal Selection AppNote |
| 标准包装： | 250 |
| 系列： | DSPLL® |
| 类型： | 时钟/频率倍增器，抖动衰减器，多路复用器 |
| PLL： | 无 |
| 主要目的： | 以太网，SONET/SDH/PDH，电信 |
| 输入： | CML，CMOS，LVDS，LVPECL |
| 输出： | CML，CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 125MHz |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 36-VFQFN 裸露焊盘 |
| 供应商设备封装： | 36-QFN（6x6） |
| 包装： | 带卷 (TR) |
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Si5315
42
Rev. 1.0
9. Typical Phase Noise Plots
The following is a typical phase noise plot. The clock input source was a Rohde and Schwarz model SML03 RF
Generator. The spectrum analyzer was either an Agilent model E5052B, model E4400A or model JS-500. The
Si5315 operates at 3.3 V with an ac coupled differential PECL output and an ac coupled differential sine wave input
from the RF generator at 0 dBm. Note that, as with any PLL, the output jitter that is below the loop BW is caused by
the jitter at the input clock, not the Si5315. Except as noted, loop BWs of 60 to 240 Hz were in use.
9.1. 10G LAN SyncE Example
Frequency Plan
Fin=19.44 MHz
Fout=156.25 MHz
BW=167 Hz
Fin=19.44 MHz
Fout=125 MHz
BW=111 Hz
Fin=25 MHz
Fout=156.25 MHz
BW=111 Hz
Fin=25 MHz
Fout=125 MHz
BW=111 Hz
Jitter Integration Filter Band
RMS Jitter (fs)
IEEE802.3 (1.875 to 20 MHz)
232
240
251
240
SONET OC-192 (20 kHz to 80 MHz)
483
575
525
550
SONET OC-192 (4 to 80 MHz)
302
303
300
294
SONET OC-192 (50 kHz to 80 MHz)
467
564
510
537
SONET OC-48 (12 kHz to 20 MHz)
470
565
517
541
SONET OC-3 (12 kHz to 5 MHz)
422
524
471
503
BroadBand (800 Hz to 80 MHz)
511
584
533
557
‐180
‐160
‐140
‐120
‐100
‐80
‐60
‐40
‐20
0
100
1,000
10,000
100,000
1,000,000
10,000,000
100,000,000
Si5315TypicalPhaseNoise
Fin=19.44MHz;
Fout=125MHz;
BW=111Hz
Fin=19.44MHz
Fout=156.25MHz
BW=167Hz
Fin=25MHz
Fout=125MHz
BW=111Hz
Fin=25MHz
Fout=156.25MHz
BW=111Hz
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