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参数资料
| 型号： | SI5325C-C-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 4/62页 |
| 文件大小： | 0K |
| 描述： | IC UP-PROG CLK MULTIPLIER 36-QFN |
| 标准包装： | 490 |
| 系列： | DSPLL® |
| 类型： | 时钟乘法器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | CML，CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 346MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 36-VFQFN 裸露焊盘 |
| 供应商设备封装： | 36-QFN（6x6） |
| 包装： | 托盘 |
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Si5325
12
Rev. 0.5
SPI Specifications
Duty Cycle, SCLK
tDC
SCLK = 10 MHz
40
—
60
%
Cycle Time, SCLK
tc
100
—
ns
Rise Time, SCLK
tr
20–80%
—
25
ns
Fall Time, SCLK
tf
20–80%
—
25
ns
Low Time, SCLK
tlsc
20–20%
30
—
ns
High Time, SCLK
thsc
80–80%
30
—
ns
Delay Time, SCLK Fall
to SDO Active
td1
——
25
ns
Delay Time, SCLK Fall
to SDO Transition
td2
——
25
ns
Delay Time, SS Rise to
SDO Tri-state
td3
——
25
ns
Setup Time, SS to
SCLK Fall
tsu1
25
—
ns
Hold Time, SS to
SCLK Rise
th1
20
—
ns
Setup Time, SDI to
SCLK Rise
tsu2
25
—
ns
Hold Time, SDI to
SCLK Rise
th2
20
—
ns
Delay Time between
Slave Selects
tcs
25
—
ns
Table 4. Microprocessor Control (Continued)
(VDD = 1.8 ± 5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| Si5326A-C-GM | 功能描述:时钟合成器/抖动清除器 ANY-RATE CLK MULT JITTER ATTEN 2 OUTS RoHS:否 制造商:Skyworks Solutions, Inc. 输出端数量: 输出电平: 最大输出频率: 输入电平: 最大输入频率:6.1 GHz 电源电压-最大:3.3 V 电源电压-最小:2.7 V 封装 / 箱体:TSSOP-28 封装:Reel |
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