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参数资料
| 型号： | ST10F269Z2Q3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 28 X 28 MM, PLASTIC, QFP-144 |
| 文件页数： | 55/160页 |
| 文件大小： | 1541K |
| 代理商： | ST10F269Z2Q3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页当前第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页
ST10F269
148/160
Notes: 1. RW-delay and
t
A refer to the next following bus cycle.
2. Read data are latched with the same clock edge that triggers the address change and the rising RD edge. Therefore address
changes before the end of RD have no impact on read cycles.
3. Partially tested, guaranteed by design characterization.
t41 CC
Latched CS hold after RD, WR
2 + tF
–
TCL - 10.5 + tF
–ns
t82 CC
Address setup to RdCS, WrCS
(with RW-delay)
14.5 + 2tA
–
2 TCL - 10.5 +
2tA
–ns
t83 CC Address setup to RdCS, WrCS
(no RW-delay)
2 + 2tA
–
TCL - 10.5 + 2tA
–ns
t46 SR
RdCS to Valid Data In
(with RW-delay)
–4 + tC
–
2 TCL - 21 + tC
ns
t47 SR
RdCS to Valid Data In
(no RW-delay)
–
16.5 + tC
–
3 TCL - 21 + tC
ns
t48 CC
RdCS, WrCS Low Time
(with RW-delay)
15.5 + tC
–
2 TCL - 9.5
+ tC
–ns
t49 CC RdCS, WrCS Low Time
(no RW-delay)
28 + tC
–
3 TCL - 9.5 + tC
–ns
t50 CC Data valid to WrCS
10 + tC
–
2 TCL - 15 + tC
–ns
t51 SR
Data hold after RdCS
0–
0
–
ns
t53 SR
Data float after RdCS
(with RW-delay)
3
–
16.5 + tF
–
2 TCL - 8.5 + tF
ns
t68 SR
Data float after RdCS
(no RW-delay)
3
–4 + tF
–
TCL - 8.5 + tF
ns
t55 CC
Address hold after
RdCS, WrCS
-8.5 + tF
–
-8.5 + tF
–ns
t57 CC
Data hold after WrCS
2 + tF
–
TCL - 10.5 + tF
–ns
Table 36 : Demultiplexed Bus Characteristics
Symbol
Parameter
Maximum CPU Clock
= 40MHz
Variable CPU Clock
1/2 TCL = 1 to 40MHz
Unit
Minimum
Maximum
Minimum
Maximum
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PDF描述 |
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