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参数资料
型号： ST10F269Z2Q6
厂商： STMICROELECTRONICS
元件分类： 微控制器/微处理器
英文描述： 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
封装： 28 X 28 MM, PLASTIC, QFP-144
文件页数： 85/184页
文件大小： 3276K
代理商： ST10F269Z2Q6
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页当前第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页
ST10F269
175/184
Note: 1. Timing guaranteed by design.
The formula for SSC Clock Cycle time is : t300 = 4 TCL * (<SSCBR> + 1)
Where <SSCBR> represents the content of the SSC Baud rate register, taken as unsigned 16-bit integer
Notes: 1. The phase and polarity of shift and latch edge of SCLK is programmable. This figure uses the leading clock edge as shift edge
(drawn in bold), with latch on trailing edge (SSCPH = 0b), Idle clock line is low, leading clock edge is low-to-high transition (SSCPO =
0b).
2. The bit timing is repeated for all bits to be transmitted or received.
21.4.14.2 Slave mode
VCC = 5V ±10%, VSS = 0V, CPU clock = 40MHz, TA = -40 to +125°C, CL = 50pF (PQFP144 devices)
t318 SR Read data hold time after latch edge,
phase error detection off (SSCPEN = 0)
41.25
–
2TCL + 10
–
t318
Symbol
Parameter
Maximum Baud rate=6.25MBd
(<SSCBR> = 0001h)
Variable Baud rate
(<SSCBR>=0001h-FFFFh) Symb
ol
Minimum
Maximum
Minimum
Maximum
Figure 82 : SSC Master Timing
t
303
t
304
00
0000
00
0000
00
0
00
0
00
0
00
0000
00
t
305
0
00
0
00
0
t
305
t
305
00
0000
00
t
306
0
00
0
00
0
1st Out Bit
Last Out Bit
2nd Out Bit
t
300
0
00
0
0 0
00
0
00
0000
00
t
302
t
301
1)
2)
t
307
0
00
0
00
0
2nd.In Bit
0000
00000
0
000000
0000000
1st.In Bit
00
0000
00
t
308
t
307
0
00
0
00
0
Last.In Bit
t
308
SCLK
MTSR
MRST
Symbol
Parameter
Maximum Baud rate=10MBd
(<SSCBR> = 0001h)
Variable Baud rate
(<SSCBR>=0001h-FFFFh)
Unit
Minimum
Maximum
Minimum
Maximum
t310 SR SSC clock cycle time
100
8 TCL
262144 TCL
ns
t311 SR SSC clock high time
40
–
t310/2 - 10
–ns
t312 SR SSC clock low time
40
–
t310/2 - 10
–ns
t313 SR SSC clock rise time
–
10
–
10
ns
t314 SR SSC clock fall time
–
10
–
10
ns
t315 CC Write data valid after shift edge
–
39
–
2 TCL + 14
ns
t316 CC Write data hold after shift edge
0
–
0
–
ns
t317p SR Read data setup time before latch
edge,
phase
error
detection
on
(SSCPEN = 1)
62
–
4TCL + 12
–
ns
t318p
1
SR Read data hold time after latch edge,
phase
error
detection
on
(SSCPEN = 1)
87
–
6TCL + 12
–
ns
相关PDF资料
PDF描述
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