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参数资料
| 型号： | ST72324K6B3/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDIP32 |
| 封装： | 0.400 INCH, SHRINK, PLASTIC, DIP-32 |
| 文件页数： | 43/157页 |
| 文件大小： | 1037K |
| 代理商： | ST72324K6B3/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页
ST72324J/K
137/157
12.9 CONTROL PIN CHARACTERISTICS
12.9.1 Asynchronous RESET Pin
Subject to general operating conditions for VDD,fCPU, and TA unless otherwise specified.
Figure 88. Typical Application with RESET pin 7)8)9)
Notes:
1. Unless otherwise specified, typical data are based on TA=25°C and VDD=5V.
2. Data based on characterization results, not tested in production.
3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.
4. The IIO current sunk must always respect the absolute maximum rating specified in Section 12.2.2 and the sum of IIO
(I/O ports and control pins) must not exceed IVSS.
5. To guarantee the reset of the device, a minimum pulse has to be applied to the RESET pin. All short pulses applied on
the RESET pin with a duration below th(RSTL)in can be ignored.
6. The reset network (the resistor and two capacitors) protects the device against parasitic resets, especially in noisy en-
vironments.
7. The output of the external reset circuit must have an open-drain output to drive the ST7 reset pad. Otherwise the device
can be damaged when the ST7 generates an internal reset (LVD or watchdog).
8. Whatever the reset source is (internal or external), the user must ensure that the level on the RESET pin can go below
the VIL max. level specified in Section 12.9.1 . Otherwise the reset will not be taken into account internally.
9. Because the reset circuit is designed to allow the internal RESET to be output in the RESET pin, the user must ensure
that the current sunk on the RESET pin (by an external pull-p for example) is less than the absolute maximum value spec-
ified for IINJ(RESET) in Section 12.2.2 on page 113.
10. Data guaranteed by design, not tested in production.
Symbol
Parameter
Condit ions
Min
Typ 1)
Max
Unit
VIL
Input low level voltage 2)
0.16xV
DD
V
VIH
Input high level voltage 2)
0.85xV
DD
Vhys
Schmitt trigger voltage hysteresis 3)
2.5
VOL
Output low level voltage 4)
VDD=5V
IIO=+2mA
0.28
0.45
IIO
Input current on RESET pin
2
TBD
mA
RON
Weak pull-up equivalent resistor
20
30
120
k
tw(RSTL)out Generated reset pulse duration
External pin or
internal reset sources
20
30
4210)
s
th(RSTL)in External reset pulse hold time
5)
2.5
s
tg(RSTL)in Filtered glitch duration
6)
100
ns
RESE T
ST72XXX
0.1
F
VDD
0.1
F
EXTERNAL
RESET
CIRCUIT
8)
R
EQ
U
IRE
D
IF
LV
D
USER
PULSE
GENERATOR
Filter
RON
VDD
WATCHDOG
LVD RESET
INTERNAL
RESET
ISD
ISABL
E
D
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