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参数资料
| 型号： | ST7PL35F2MCXXXRE |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | 0.300 INCH, ROHS COMPLIANT, PLASTIC, SOP-20 |
| 文件页数： | 138/168页 |
| 文件大小： | 2955K |
| 代理商： | ST7PL35F2MCXXXRE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页当前第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页
Obsolete
Product(s)
- Obsolete
Product(s)
ST7L34, ST7L35, ST7L38, ST7L39
71/168
LITE TIMER 2 (LT2) (cont’d)
11.3.4 Low Power Modes
11.3.5 Interrupts
Note: The TBxF and ICF interrupt events are con-
nected to separate interrupt vectors (see Inter-
rupts chapter).
They generate an interrupt if the enable bit is set in
the LTCSR1 or LTCSR2 register and the interrupt
mask in the CC register is reset (RIM instruction).
11.3.6 Register Description
LITE TIMER CONTROL/STATUS REGISTER 2
(LTCSR2)
Read / Write
Reset Value: 0x00 0000 (x0h)
Bits 7:2 = Reserved. Must be kept cleared.
Bit 1 = TB2IE Timebase 2 Interrupt enable
This bit is set and cleared by software.
0: Timebase (TB2) interrupt disabled
1: Timebase (TB2) interrupt enabled
Bit 0 = TB2F Timebase 2 Interrupt Flag
This bit is set by hardware and cleared by software
reading the LTCSR2 register. Writing to this bit
has no effect.
0: No Counter 2 overflow
1: A Counter 2 overflow has occurred
LITE
TIMER
AUTORELOAD
REGISTER
(LTARR)
Read / Write
Reset Value: 0000 0000 (00h)
Bits 7:0 = AR[7:0] Counter 2 Reload Value
These bits register is read/write by software. The
LTARR value is automatically loaded into Counter
2 (LTCNTR) when an overflow occurs.
Mode
Description
SLOW
No effect on Lite timer
(this peripheral is driven directly by
fOSC/32)
WAIT
No effect on Lite timer
ACTIVE HALT
HALT
Lite timer stops counting
Interrupt
Event
Flag
Enable
Control
Bit
Exit
from
Wait
Exit
from
Active
Halt
Exit
from
Halt
Timebase 1
Event
TB1F
TB1IE
Yes
No
Timebase 2
Event
TB2F
TB2IE
No
IC Event
ICF
ICIE
70
00
TB2IE
TB2F
70
AR7AR7
AR3AR2
AR1
AR0
1
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