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参数资料
| 型号： | ST7PLUSA2M3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO8 |
| 封装： | 0.150 INCH, ROHS COMPLIANT, PLASTIC, SOP-8 |
| 文件页数： | 98/136页 |
| 文件大小： | 1705K |
| 代理商： | ST7PLUSA2M3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页当前第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
I/O ports
ST7LITEUS2, ST7LITEUS5
9.6
I/O port implementation
The hardware implementation on each I/O port depends on the settings in the DDR and OR
registers and specific feature of the I/O port such as ADC Input or true open drain.
Switching these I/O ports from one state to another should be done in a sequence that
prevents unwanted side effects. Recommended safe transitions are illustrated in Figure 29.
Other transitions are potentially risky and should be avoided, since they are likely to present
unwanted side-effects such as spurious interrupt generation.
Figure 29.
Interrupt I/O port state transitions
The I/O port register configurations are summarized in Table 22.
After reset, to configure PA3 as a general purpose output, the application has to program
the MUXCR0 and MUXCR1 registers. See Section 6.5: Register description on page 37
Table 22.
Port configuration
Port
Pin name
Input (DDR=0)
Output (DDR=1)
OR = 0
OR = 1
OR = 0
OR = 1
Port A
PA0:2,
PA4:5
floating
pull-up interrupt
open drain
push-pull
PA3
-
open drain
push-pull
Table 23.
I/O port register map and reset values
Address
(Hex.)
Register
label
76543
210
0000h
PADR
Reset
value
MSB
00000
00
LSB
0
0001h
PADDR
Reset
value
MSB
00001
00
LSB
0
0002h
PAOR
Reset
value
MSB
00000
01
LSB
0
01
floating/pull-up
interrupt
INPUT
00
floating
(reset state)
INPUT
10
open-drain
OUTPUT
11
push-pull
OUTPUT
XX
= DDR, OR
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