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参数资料
| 型号： | TC59SM808BFTL-70 |
| 元件分类： | DRAM |
| 英文描述： | 32M X 8 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| 封装： | 0.400 INCH, 0.80 MM PITCH, PLASTIC, TSOP2-54 |
| 文件页数： | 46/49页 |
| 文件大小： | 2437K |
| 代理商： | TC59SM808BFTL-70 |
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TC59SM816/08/04BFT/BFTL-70,-75,-80
2001-06-11
6/49
AC CHARACTERISTICS AND OPERATING CONDITIONS
(VCC
==== 3.3 V ±±±± 0.3 V, Ta ==== 0°~70°C) (Notes: 5, 6, 7)
-70
-75
-80
SYMBOL
PARAMETER
MIN
MAX
MIN
MAX
MIN
MAX
UNITS NOTES
tRC
Ref/Active to Ref/Active Command Period
56
65
68
tRAS
Active to Precharge Command Period
40
100000
45
100000
48
100000
tRCD
Active to Read/Write Command Delay Time
15
20
20
ns
tCCD
Read/Write(a) to Read/Write(b) Command Period
1
1
1
Cycle
tRP
Precharge to Active Command Period
15
20
20
tRRD
Active(a) to Active(b) Command Period
15
15
20
8
CL*
= 2
7.5
10
10
tWR
Write-Recovery Time
CL*
= 3
7
7.5
8
CL*
= 2
7.5
1000
10
1000
10
1000
tCK
CLK Cycle Time
CL*
= 3
7
1000
7.5
1000
8
1000
tCH
CLK High-Level Width
2.5
2.5
3
tCL
CLK Low-Level Width
2.5
2.5
3
CL*
= 2
5.4
6
6
tAC
Access Time from CLK
CL*
= 3
5.4
5.4
6
tOH
Output Data Hold Time
3
3
3
tHZ
Output Data High-Impedance Time
3
7
3
7.5
3
8
7
tLZ
Output Data Low-Impedance Time
0
0
0
tSB
Power-Down Mode Entry Time
0
7
0
7.5
0
8
tt
Transition Time of CLK (rise and fall)
0.5
10
0.5
10
0.5
10
tDS
Data-In Set-up Time
1.5
1.5
2
tDH
Data-In Hold Time
0.8
0.8
1
tAS
Address Set-up Time
1.5
1.5
2
tAH
Address Hold Time
0.8
0.8
1
tCKS
CKE Set-up Time
1.5
1.5
2
tCKH
CKE Hold Time
0.8
0.8
1
tCMS
Command Set-up Time
1.5
1.5
2
tCMH
Command Hold Time
0.8
0.8
1
ns
tREF
Refresh Time
64
64
64
ms
tRSC
Mode Register Set Cycle Time
14
15
16
ns
8
*
CL means CAS latency.
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