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参数资料
| 型号： | UPD178F098GF-3BA-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件页数： | 348/559页 |
| 文件大小： | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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411
CHAPTER 17
IEBus CONTROLLER (
PD178096A, 178098A, 178F098 ONLY)
User’s Manual U12790EJ2V0UD
17.6 Interrupt Generation Timing and Main CPU Processing
17.6.1 Master transmission
Initial preparation processing:
Set a unit address, slave address, control data, telegraph length, and the first byte of the transmit data.
Communication start processing:
Set the bus control register (enable communication, master request, and slave reception).
Figure 17-29. Master Transmission
<1> Interrupt (INTIE2) occurrence
Judgment of occurrence of error
→
Error processing
↓
Judgment of slave request
→
Slave reception processing
(See 17.6.1 (1) Slave reception processing)
↓
Judgment of conflict result
→
Remaster request processing
<2> Interrupt (INTIE2) occurrence
Judgment of occurrence of error
→
Error processing
↓
Judgment of end of communication
→
End of communication processing
↓
Judgment of end of frame
→
Recommunication processing
(See 17.6.1 (3) Recommunication processing)
Remarks 1.
: Interrupt (INTIE1) occurrence (See 17.6.1 (2) Interrupt (INTIE1) occurrence)
The transmit data of the second and subsequent bytes are written to the IEBus data
register (DR) by software. At this time, the data transfer direction is RAM (memory)
→
SFR (peripheral).
2.
: An interrupt (INTIE1) does not occur.
3. n = Final number of data bytes
Start
Broad-
cast
M address P
S address
P
A
Control
P
A
Telegraph
length
P
A
Data 1
PA
Data 1
Data 2
P
A
Data n
1
Data n
P
A
PA
<1>
<2>
Approx. 624
s (mode 1)
Approx. 390 s
(mode 1)
相关PDF资料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
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参数描述 |
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