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参数资料
| 型号： | UPD178F098GF-3BA-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件页数： | 405/559页 |
| 文件大小： | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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463
CHAPTER 19
PLL FREQUENCY SYNTHESIZER
User’s Manual U12790EJ2V0UD
Because the least significant bit of division value N must be set to bit 7 (PLLSCN) of PLL data register
0 (PLLR0), data must be set by shifting the result of the above calculation 1 bit to the right.
Data is set to the PLL data registers (PLLR and PLLR0) as follows.
After setting the above PLL data registers (PLLR and PLLR0), data must be transferred to the
programmable counter and swallow counter by setting bit 0 (PLLNS0) of the PLL data transfer register
(PLLNS).
In this example, a value of half the N value is set to the higher 16 bits of the PLL data register (PLLR)
by shifting the N value resulting from calculation 1 bit to the right.
If the N value is calculated as follows with the least significant bit of the N value in PLLSCN fixed to 0,
the result of the calculation (NPLLR) can be set to the PLL data register (PLLR) as is.
If the calculation result is set in this way, however, the input frequency (fVCOL) is 2
× fr (reference frequency)
of the set value NPLLR.
NPLLR =
fVCOL
2fr
PLLR
Programmable counter value
Fixed to 0
PLLRL
PLLRH
b7
b16
b6
b15
b5
b14
b4
b13
b3
b12
b2
b11
b1
b10
b0
b9
b7
b8
b6
b7
b5
b6
b4
b5
00
0
051
1
0
051
1
H
00101
00010
0001
b3
b4
b2
b3
b1
b2
b0
b1
b7
b0
b6 b5 b4 b3 b2 b1 b0
PLLR0
PLLSCN
Value shifted 1 bit to right
0
00001010001
0001
0
Shifted 1 bit to right
A2
3
H
Result of calculation (N value)
0
00010100010
0011
Swallow counter value
相关PDF资料 |
PDF描述 |
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