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参数资料
| 型号： | uPSD3212 |
| 厂商： | 意法半导体 |
| 英文描述： | Flash Programmable System Device with 8032 Microcontroller Core(嵌入高速“8032微控制器核”的Flash型可编程系统器件) |
| 中文描述： | 闪存可编程系统器件与8032微控制器内核（嵌入高速“8032微控制器核”的闪存型可编程系统器件） |
| 文件页数： | 75/155页 |
| 文件大小： | 1055K |
| 代理商： | UPSD3212 |
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μPSD321X
I
2
C INTERFACE
The serial port supports the twin line I
2
C-bus, con-
sisting of a data line (SDA1) and a clock line
(SCL1). Depending on the configuration, the
SDA1 and SCL1 lines may require pull-up resis-
tors.
These lines also function as I/O port lines if the I
2
C
bus is not enabled.
The system is unique because data transport,
clock generation, address recognition and bus
control arbitration are all controlled by hardware.
The I
2
C serial I/O has complete autonomy in byte
handling and operates in 4 modes.
I
Master transmitter
I
Master receiver
I
Slave transmitter
I
Slave receiver
These functions are controlled by the SFRs.
I
S2CON: the control of byte handling and the
operation of 4 mode.
I
S2STA: the contents of its register may also be
used as a vector to various service routines.
I
S2DAT: data shift register.
I
S2ADR: slave address register. Slave address
recognition is performed by On-Chip H/W.
Figure 39. Block Diagram of the I
2
C Bus Serial I/O
AI07430
SCL1
SDA1
Bus Clock Generator
Arbitration and Sync. Logic
Shift Register
Status Register
7
0
Slave Address
7
0
Control Register
7
0
7
0
I
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