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参数资料
| 型号： | W9412G2CB-5 |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 4M X 32 DDR DRAM, 0.6 ns, PBGA144 |
| 封装： | 12 X 12 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, LFBGA-144 |
| 文件页数： | 20/49页 |
| 文件大小： | 1936K |
| 代理商： | W9412G2CB-5 |
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W9412G2CB
Publication Release Date:Jul. 07, 2008
- 27 -
Revision A11
9.6 AC Characteristics and Operating Condition
-5/-5H
-6
-75
SYM.
PARAMETER
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
UNIT NOTES
tRC
Active to Ref/Active Command Period
50
54
60
tRFC
Ref to Ref/Active Command Period
70
tRAS
Active to Precharge Command Period
40
70000
42
100000
45
120000
tRCD
Active to Read/Write Command Delay Time
15
18
20
tRAP
Active to Read with Auto-precharge Enable
15
18
20
nS
tCCD
Read/Write(a) to Read/Write(b) Command
Period
1
tCK
tRP
Precharge to Active Command Period
15
18
20
tRRD
Active(a) to Active(b) Command Period
10
12
15
tWR
Write Recovery Time
15
nS
tDAL
Auto-precharge Write Recovery + Precharge
Time
-
tCK
18
CL = 2
7.5
12
7.5
12
7.5
12
CL = 2.5
6
12
6
12
7.5
12
tCK
CLK Cycle Time
CL = 3
5
10
6
12
7.5
12
tAC
Data Access Time from CLK, CLK
-0.7
0.7
-0.7
0.7
-0.75
0.75
tDQSCK
DQS Output Access Time from CLK, CLK
-0.6
0.6
-0.6
0.6
-0.75
0.75
16
tDQSQ
Data Strobe Edge to Output Data Edge Skew
0.4
0.5
nS
tCH
CLk High Level Width
0.45
0.55
0.45
0.55
0.45
0.55
tCL
CLK Low Level Width
0.45
0.55
0.45
0.55
0.45
0.55
tCK
11
tHP
CLK Half Period (minimum of actual tCH, tCL)
min
(tCL,tCH)
min,
(tCL,tCH)
min,
(tCL,tCH)
tQH
DQ Output Data Hold Time from DQS
tHP
-0.5
tHP
-0.5
THP
-0.75
nS
tRPRE
DQS Read Preamble Time
0.9
1.1
0.9
1.1
0.9
1.1
tRPST
DQS Read Postamble Time
0.4
0.6
0.4
0.6
0.4
0.6
tCK
11
tDS
DQ and DM Setup Time to DQS, slew rate
0.5V/nS
0.4
0.5
tDH
DQ and DM Hold Time to DQS, slew rate
0.5V/nS
0.4
0.5
tDIPW
DQ and DM Input Pulse Width (for each input) 1.75
1.75
nS
tDQSH
DQS Input High Pulse Width
0.35
tDQSL
DQS Input Low Pulse Width
0.35
tDSS
DQS Falling Edge to CLK Setup Time
0.2
tDSH
DQS Falling Edge Hold Time from CLK
0.2
tCK
11
tWPRES
Clock to DQS Write Preamble Set-up Time
0
nS
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