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参数资料
| 型号： | WBLXT9785HCD0SE001 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, QFP-208 |
| 文件页数： | 114/221页 |
| 文件大小： | 3113K |
| 代理商： | WBLXT9785HCD0SE001 |
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Page 200
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
7.0 Register Definitions
1
Reserved
Write as 0, ignore on Read.
R/W
0
Fiber Select5
0 = Select twisted-pair mode for this port
1 = Select fiber mode for this port
R/W
LSHR2,3
Reserved for
BGA15
Write as '0', ignore on Read (BGA15).
Note:
Default for BGA15 is 0.
Table 94
Quick Status Register (Address 17, Hex 11)
Bit
Name
Description
Type 1
Default
2
15
Reserved
Write as 0, ignore on Read
R
0
14
10/100 Mode
0 = The LXT9785/LXT9785E is operating in 10 Mbps
mode
1 = The LXT9785/LXT9785E is operating in 100 Mbps
mode
Note:
The status is valid for TX and FX operation.
R0
13
Transmit Status
0 = The LXT9785/LXT9785E is not transmitting a packet
1 = The LXT9785/LXT9785E is transmitting a packet
R
LH
0
12
Receive Status
0 = Packet has not been received since last read
1 = Packet has been received since last read
R
LH
0
11
Collision Status
0 = A collision is not occurring
1 = A collision is occurring
Note:
This bit is set when jabber is detected, regardless
of duplex. Status is valid only when link is up.
R
LH
0
10
Link
0 = Link is down
1 = Link is up
R0
9
Duplex Mode
0 = Half-duplex
1 = Full-duplex
R0
8
Auto-Negotiation
0 = The LXT9785/LXT9785E is in manual mode
1 = The LXT9785/LXT9785E is in auto-negotiation mode
This signal is based upon Register bit 0.12.
R
Note 3
1. R = Read Only, LH = Latching High – cleared when read.
2. The default values are updated on completion of reset and reflect the status or change in status at that
time. Cortina recommends that the register status be read on completion of reset.
3. The default value is determined by the default value of Register bit 0.12.
4. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
5. Default values are set by the hardware configuration PAUSE pin. The BGA15 package does not have a
Pause hardware configuration pin. The default for the BGA15 package is 0.
Table 93
Port Configuration Register (Address 16, Hex 10)
Bit
Name
Description
Type 1
Default
1. R/W = Read/Write
2. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
3. The default value of Register bit 16.0 is determined by the G_FX/TP_L pin.
If G_FX/TP_L is tied Low, the default value of Register bit 16.0 = 0. If G_FX/TP_L is not tied Low, the
default value of Register bit 16.0 = 1. The BGA15 package does not have a G_FX/TP_L hardware
configuration pin.
4. The default value of Register bit 16.5 is determined by the PREASEL pin. The BGA15 package does not
have a PREASEL hardware configuration pin and has a default of 0.
5. The BGA15 package does not support fiber. Default for the BGA15 package is 0.
6. NA means the bits do not have a default value and may initially contain any value.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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