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参数资料
| 型号： | WBLXT9785HCD0SE001 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, QFP-208 |
| 文件页数： | 116/221页 |
| 文件大小： | 3113K |
| 代理商： | WBLXT9785HCD0SE001 |
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Page 202
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
7.0 Register Definitions
13
SFD Frame
Alignment3
(RxDV asserts
with CRS when
enabled)
10 Mbps
When Register bit 16.5 = 1, preamble is
not suppressed.
R/W
0
0 = Disabled
1 = Enabled
When Register bit 16.5 = 0, SFD is always
aligned, and preamble is suppressed.
100 Mbps
0 = Disabled
1 = Enabled
R/W
0
When enabled, all but one byte of
preamble is suppressed.
12:9
Reserved
Write as 0, ignore on Read
R/W
0000
8
CNTRMSK
Mask for Counter Full
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
7ANMSK
Mask for Auto-Negotiate Complete
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
6
SPEEDMSK
Mask for Speed Interrupt
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
5
DUPLEXMSK
Mask for Duplex Interrupt
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
4LINKMSK
Mask for Link Status Interrupt
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
3
ISOLMSK
Mask for Isolate Interrupt
0 = Do not allow event to cause interrupt
1 = Enable event to cause interrupt
R/W
0
2
Reserved
Write as 0, ignore on Read
R/W
0
1INTEN
0 = Disable interrupts on this port
1 = Enable interrupts on this port
R/W
0
0TINT
0 = Normal operation
1 = Test force interrupt on MDINT_L
R/W
0
Table 95
Interrupt Enable Register (Address 18, Hex 12)
Bit
Name
Description
Type 1
Default
1. R/W = Read/Write
2. In 10 Mbps operation, Register bit 18.13 = 1 cannot be used when Register bits 18.15:14 = “11” and in
RMII mode, Registers bits 18.15:14 = “11” or “10” cannot be used because the minimum Inter Gap Packet
becomes less than specified in the *IEEE 802.3 specification.
3. SFD Frame Alignment is applicable to SMII and SS-SMII only.
4. LSHR = Default value is derived from a single device input pin state or a group of device input pin states
as the pin(s) are latched at startup or hardware reset
5. Default values are set by hardware configuration pins FIFOSEL1 and FIFOSEL0 (see Table 17,
Receive
FIFO Depth Considerations, on page 50).
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HEC2VSE000 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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| WBLXT9785HED0SE000 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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| WBLXT9785EHCC2V | DATACOM, INTERFACE CIRCUIT, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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