参数资料
| 型号： | XC2V40-4FG256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 289/318页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-II 256FGBGA |
| 产品变化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 标准包装： | 90 |
| 系列： | Virtex®-II |
| LAB/CLB数： | 64 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 88 |
| 门数： | 40000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FBGA（17x17） |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
24
Enhanced Multiplier Switching Characteristics
Table 26 and Table 27 provide timing information for enhanced Virtex-II multiplier blocks, available in stepping revisions of
Virtex-II devices. For more information on stepping revisions, availability, and ordering instructions, see your local sales
representative.
Table 26: Enhanced Multiplier Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Propagation Delay to Output Pin
Input to Pin 35
TMULT1_P35
4.66
5.14
5.91
ns, Max
Input to Pin 34
TMULT1_P34
4.57
5.03
5.79
ns, Max
Input to Pin 33
TMULT1_P33
4.47
4.93
5.66
ns, Max
Input to Pin 32
TMULT1_P32
4.37
4.82
5.54
ns, Max
Input to Pin 31
TMULT1_P31
4.28
4.71
5.42
ns, Max
Input to Pin 30
TMULT1_P30
4.18
4.61
5.29
ns, Max
Input to Pin 29
TMULT1_P29
4.08
4.50
5.17
ns, Max
Input to Pin 28
TMULT1_P28
3.99
4.39
5.05
ns, Max
Input to Pin 27
TMULT1_P27
3.89
4.28
4.92
ns, Max
Input to Pin 26
TMULT1_P26
3.79
4.18
4.80
ns, Max
Input to Pin 25
TMULT1_P25
3.69
4.07
4.68
ns, Max
Input to Pin 24
TMULT1_P24
3.60
3.96
4.56
ns, Max
Input to Pin 23
TMULT1_P23
3.50
3.86
4.43
ns, Max
Input to Pin 22
TMULT1_P22
3.40
3.75
4.31
ns, Max
Input to Pin 21
TMULT1_P21
3.31
3.64
4.19
ns, Max
Input to Pin 20
TMULT1_P20
3.21
3.54
4.06
ns, Max
Input to Pin 19
TMULT1_P19
3.11
3.43
3.94
ns, Max
Input to Pin 18
TMULT1_P18
3.02
3.32
3.82
ns, Max
Input to Pin 17
TMULT1_P17
2.92
3.21
3.69
ns, Max
Input to Pin 16
TMULT1_P16
2.82
3.11
3.57
ns, Max
Input to Pin 15
TMULT1_P15
2.72
3.00
3.45
ns, Max
Input to Pin 14
TMULT1_P14
2.63
2.89
3.33
ns, Max
Input to Pin 13
TMULT1_P13
2.53
2.79
3.20
ns, Max
Input to Pin 12
TMULT1_P12
2.43
2.68
3.08
ns, Max
Input to Pin 11
TMULT1_P11
2.34
2.57
2.96
ns, Max
Input to Pin 10
TMULT1_P10
2.24
2.47
2.83
ns, Max
Input to Pin 9
TMULT1_P9
2.14
2.36
2.71
ns, Max
Input to Pin 8
TMULT1_P8
2.05
2.25
2.59
ns, Max
Input to Pin 7
TMULT1_P7
1.95
2.14
2.46
ns, Max
Input to Pin 6
TMULT1_P6
1.85
2.04
2.34
ns, Max
Input to Pin 5
TMULT1_P5
1.75
1.93
2.22
ns, Max
Input to Pin 4
TMULT1_P4
1.66
1.82
2.10
ns, Max
Input to Pin 3
TMULT1_P3
1.56
1.72
1.97
ns, Max
Input to Pin 2
TMULT1_P2
1.46
1.61
1.85
ns, Max
Input to Pin 1
TMULT1_P1
1.37
1.50
1.73
ns, Max
Input to Pin 0
TMULT1_P0
1.27
1.40
1.60
ns, Max
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