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参数资料
| 型号： | A54SX08A-2CQ208 |
| 厂商： | Electronic Theatre Controls, Inc. |
| 元件分类： | FPGA |
| 英文描述： | SX-A Family FPGAs |
| 中文描述： | 的SX - A系列FPGA的 |
| 文件页数： | 34/108页 |
| 文件大小： | 720K |
| 代理商： | A54SX08A-2CQ208 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页当前第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页
SX-A Family FPGAs
2-14
v5.1
SX-A Timing Model
Sample Path Calculations
Hardwired Clock
Routed Clock
Note:
*Values shown for A54SX72A, –3, worst-case commercial conditions at 5 V PCI with standard place-and-route.
Figure 2-3
SX-A Timing Model
Input Delays
Internal Delays
Predicted
Routing
Delays
Output Delays
I/O Module
t
INYH
= 0.5 ns
t
RD2
= 0.4 ns
t
RD1
= 0.3 ns
Combinatorial
Cell
I/O Module
t
DHL
= 2.7 ns
t
RD8
= 1.2 ns
t
RD4
= 0.7 ns
t
RD1
= 0.3 ns
t
PD
= 1.0 ns
I/O Module
t
DHL
= 2.7 ns
t
RD1
= 0.3 ns
t
RCO
= 0.7 ns
I/O Module
t
INYH
= 0.5 ns
t
ENZL
= 1.3 ns
t
SUD
= 0.7 ns
t
HD
= 0.0 ns
t
SUD
= 0.7 ns
t
HD
= 0.0 ns
t
RCKH
= 2.6 ns
(100% Load)
D
Q
Register
Cell
Routed
Clock
t
RD1
= 0.3 ns
t
RCO
= 0.7 ns
t
HCKH
= 1.6 ns
D
Q
Register
Cell
Hardwired
Clock
I/O Module
t
DHL
= 2.7 ns
t
ENZL
= 1.3 ns
External Setup
= (t
INYH
+ t
IRD1
+ t
SUD
) – t
HCKH
= 0.5 + 0.3 + 0.7 - 1.6 = – 0.1 ns
Clock-to-Out (Pad-to-Pad) = t
HCKH
+ t
RCO
+ t
RD1
+ t
DHL
= 1.6+0.7+0.3+2.7 = 5.3 ns
External Setup
=
=
(t
INYH
+ t
IRD1
+ t
SUD
) – t
RCKH
0.5 + 0.3 + 0.7 - 2.6 = –1.1
ns
t
RCKH
+ t
RCO
+ t
RD1
+ t
DHL
2.6 + 0.7 + 0.3 + 2.7 = 6.3 ns
Clock-to-Out (Pad-to-Pad)=
=
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