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参数资料
| 型号： | AD73322LARUZ-REEL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/43页 |
| 文件大小： | 0K |
| 描述： | IC PROCESSOR FRONTEND DL 28TSSOP |
| 标准包装： | 2,500 |
| 位数： | 16 |
| 通道数： | 4 |
| 功率（瓦特）： | 73mW |
| 电压 - 电源，模拟： | 2.7 V ~ 5.5 V |
| 电压 - 电源，数字： | 2.7 V ~ 5.5 V |
| 封装/外壳： | 28-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 28-TSSOP |
| 包装： | 带卷 (TR) |
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AD73322
–9–
REV. B
TIMING CHARACTERISTICS
Limit at
Parameter
TA = –40 C to +85 C
Units
Description
Clock Signals
See Figure 1
t1
61
ns min
MCLK Period
t2
24.4
ns min
MCLK Width High
t3
24.4
ns min
MCLK Width Low
Serial Port
See Figures 3 and 4
t4
t1
ns min
SCLK Period
t5
0.4
× t
1
ns min
SCLK Width High
t6
0.4
× t
1
ns min
SCLK Width Low
t7
20
ns typ
SDI/SDIFS Setup Before SCLK Low
t8
0
ns typ
SDI/SDIFS Hold After SCLK Low
t9
10
ns typ
SDOFS Delay from SCLK High
t10
10
ns typ
SDOFS Hold After SCLK High
t11
10
ns typ
SDO Hold After SCLK High
t12
10
ns typ
SDO Delay from SCLK High
t13
30
ns typ
SCLK Delay from MCLK
Specifications subject to change without notice.
(AVDD = +5 V
10%; DVDD = +5 V
10%; AGND = DGND = 0 V; TA = TMlN to TMAX, unless
otherwise noted)
t3
t2
t1
Figure 1. MCLK Timing
t11
t7
t9
t10
t7
t8
SE (I)
SCLK (O)
SDIFS (I)
SDI (I)
SDOFS (O)
SDO (O)
THREE-
STATE
THREE-
STATE
THREE-
STATE
D15
D2D1D0
D14
D15
D0
D1
D14
D15
t12
Figure 4. Serial Port (SPORT)
t3
t1
t2
t13
* SCLK IS INDIVIDUALLY PROGRAMMABLE
IN FREQUENCY (MCLK/4 SHOWN HERE).
t4
t5
t6
MCLK
SCLK*
Figure 3. SCLK Timing
TO OUTPUT
PIN
+2.1V
100 A
IOL
IOH
CL
15pF
Figure 2. Load Circuit for Timing Specifications
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