参数资料
| 型号： | AD9146BCPZRL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 15/56页 |
| 文件大小： | 0K |
| 描述： | IC DAC 16BIT SRL DUAL 48LFCSP |
| 标准包装： | 2,500 |
| 系列： | TxDAC+® |
| 设置时间： | 20ns |
| 位数： | 16 |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 48-LFCSP-WQ（7x7） |
| 包装： | 带卷 (TR) |
| 输出数目和类型： | 2 电流，单极 |
| 采样率（每秒）： | 1.23G |
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AD9146
Data Sheet
Rev. A | Page 22 of 56
Register
Name
Address
(Hex)
Bits
Name
Description
Default
Clock
Receiver
Control
0x08
7
DACCLK duty correction
1 = enable duty cycle correction on the DACCLK input.
0
6
REFCLK duty correction
1 = enable duty cycle correction on the REFCLK input.
0
5
DACCLK cross-correction
1 = enable differential crossing correction on the DACCLK
input.
1
4
REFCLK cross-correction
1 = enable differential crossing correction on the
REFCLK input.
1
PLL
Control
0x0A
7
PLL enable
1 = enable the PLL clock multiplier. The REFCLK input is
used as the PLL reference clock signal.
0
6
PLL manual enable
1 = enable manual selection of the VCO band. The correct
VCO band must be determined by the user and written to
Bits[5:0].
1
[5:0]
Manual VCO Band[5:0]
Selects the VCO band to be used.
000000
0x0C
[7:6]
PLL Loop Bandwidth[1:0]
Selects the PLL loop filter bandwidth.
11
00 = widest bandwidth.
…
11 = narrowest bandwidth.
[4:0]
PLL Charge Pump
Current[4:0]
Sets the nominal PLL charge pump current.
10001
00000 = lowest current setting.
…
11111 = highest current setting.
0x0D
[7:6]
N2[1:0]
PLL control clock divider. This divider determines the ratio
of the DACCLK frequency to the PLL controller clock
frequency. fPC_CLK must always be less than 75 MHz.
11
00 = fDACCLK/fPC_CLK = 2.
01 = fDACCLK/fPC_CLK = 4.
10 = fDACCLK/fPC_CLK = 8.
11 = fDACCLK/fPC_CLK = 16.
4
PLL cross-control enable
1 = enable PLL cross-point controller.
1
[3:2]
N0[1:0]
PLL VCO divider. This divider determines the ratio of the
VCO frequency to the DACCLK frequency.
10
00 = fVCO/fDACCLK = 1.
01 = fVCO/fDACCLK = 2.
10 = fVCO/fDACCLK = 4.
11 = fVCO/fDACCLK = 4.
[1:0]
N1[1:0]
PLL loop divider. This divider determines the ratio of the
DACCLK frequency to the REFCLK frequency.
01
00 = fDACCLK/fREFCLK = 2.
01 = fDACCLK/fREFCLK = 4.
10 = fDACCLK/fREFCLK = 8.
11 = fDACCLK/fREFCLK = 16.
PLL Status
0x0E
7
PLL locked
1 = the PLL-generated clock is tracking the REFCLK input
signal.
N/A
[3:0]
VCO Control Voltage[3:0]
VCO control voltage readback. See Table 22.
N/A
0x0F
[5:0]
VCO Band Readback[5:0]
Indicates the VCO band currently selected.
N/A
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| AD9148 | 制造商:AD 制造商全称:Analog Devices 功能描述:Quad 16-Bit,1 GSPS, TxDAC+ Digital-to-Analog Converter |
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| AD9148BBCZ | 功能描述:IC DAC 16BIT QD 1GSPS 196CSPBGA RoHS:是 类别:集成电路 (IC) >> 数据采集 - 数模转换器 系列:TxDAC+® 标准包装:1 系列:- 设置时间:4.5µs 位数:12 数据接口:串行，SPI? 转换器数目:1 电压电源:单电源 功率耗散（最大）:- 工作温度:-40°C ~ 125°C 安装类型:表面贴装 封装/外壳:8-SOIC（0.154"，3.90mm 宽） 供应商设备封装:8-SOICN 包装:剪切带 (CT) 输出数目和类型:1 电压，单极；1 电压，双极 采样率（每秒）:* 其它名称:MCP4921T-E/SNCTMCP4921T-E/SNRCTMCP4921T-E/SNRCT-ND |
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