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参数资料
| 型号： | AD9520-1BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 62/80页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 2.5GHZ VCO 64LFCSP |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12，2:24 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.65GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 带卷 (TR) |
| 配用： | AD9520-1/PCBZ-ND - BOARD EVAL FOR AD9520-1 |
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Data Sheet
AD9520-1
Rev. A | Page 65 of 80
Table 54. PLL
Reg.
Addr.
(Hex)
Bits
Name
Description
0x010 7
PFD polarity
Sets the PFD polarity. Negative polarity is for use (if needed) with external VCO/VCXO only. The on-chip VCO requires
positive polarity; Bit 7 = 0b.
0: positive (higher control voltage produces higher frequency) (default).
1: negative (higher control voltage produces lower frequency).
[6:4]
CP current
Charge pump current (with CPRSET = 5.1 k).
Bit
6
Bit
5
Bit
4
ICP (mA)
0
0.6
0
1
1.2
0
1
0
1.8
0
1
2.4
1
0
3.0
1
0
1
3.6
1
0
4.2
1
4.8 (default)
[3:2]
CP mode
Charge pump operating mode.
Bit
3
Bit
2
Charge Pump Mode
0
High impedance state.
0
1
Forces source current (pump up).
1
0
Forces sink current (pump down).
1
Normal operation (default).
[1:0]
PLL power-down PLL operating mode.
Bit
1
Bit
0
Mode
0
Normal operation; this mode must be selected to use the PLL.
0
1
Asynchronous power-down (default).
1
0
Unused.
1
Synchronous power-down.
0x011 [7:0]
14-bit R counter,
Bits[7:0] (LSB)
Reference divider LSBs—lower eight bits. The reference divider (also called the R divider or R counter) is 14 bits long.
The lower eight bits are in this register (default: 0x01).
0x012 [7:6]
Unused
Unused.
[5:0]
14-bit R counter,
Bits[13:8] (MSB)
Reference divider MSBs—upper six bits. The reference divider (also called the R divider or R counter) is 14 bits long.
The upper six bits are in this register (default: 0x00).
0x013 [7:6]
Unused
Unused.
[5:0]
6-bit A counter
A counter (part of N divider). The N divider is also called the feedback divider (default: 0x00).
0x014 [7:0]
13-bit B counter,
Bits[7:0] (LSB)
B counter (part of N divider)—lower eight bits. The N divider is also called the feedback divider (default: 0x03).
0x015 [7:5]
Unused
Unused.
[4:0]
13-bit B counter,
Bits[12:8] (MSB)
B counter (part of N divider)—upper five bits. The N divider is also called the feedback divider (default: 0x00).
0x016 7
Set CP pin
to VCP/2
Sets the CP pin to one-half of the VCP supply voltage.
0: CP normal operation (default).
1: CP pin set to VCP/2.
6
Reset R counter
Resets R counter (R divider).
0: normal (default).
1: holds R counter in reset.
5
Reset A and B
counters
Resets A and B counters (part of N divider).
0: normal (default).
1: holds A and B counters in reset
4
Reset all
counters
Resets R, A, and B counters.
0: normal (default).
1: holds R, A, and B counters in reset.
3
B counter bypass B counter bypass. This is valid only when operating the prescaler in FD mode.
0: normal (default).
1: B counter is set to divide-by-1. This allows the prescaler setting to determine the divide for the N divider.
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