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参数资料
| 型号： | AD9524/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/56页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9524 |
| 设计资源： | AD9524 Schematic AD9524 BOM AD9524 Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9524 |
| 主要属性： | USB 供电或外部电源 |
| 次要属性： | 状态 LED |
| 已供物品： | 板 |
| 配用： | AD9524BCPZ-ND - IC INTEGER-N CLCK GEN 48LFCSP |
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Data Sheet
AD9524
Rev. E | Page 11 of 56
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tHIGH
8
ns
Pulse Width Low, tLOW
12
ns
SDIO to SCLK Setup, tDS
3.3
ns
SCLK to SDIO Hold, tDH
0
ns
SCLK to Valid SDIO and SDO, tDV
14
ns
CS to SCLK Setup, tS
10
ns
CS to SCLK Setup and Hold, tS, tC
0
ns
CS Minimum Pulse Width High, tPWH
6
ns
SERIAL CONTROL PORT—IC MODE
VDD = VDD3_REF, unless otherwise noted.
Table 16.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VDD
V
Input Logic 0 Voltage
0.3 × VDD
V
Input Current with an Input Voltage Between
0.1 × VDD and 0.9 × VDD
10
+10
A
Hysteresis of Schmitt Trigger Inputs
0.015 × VDD
V
Pulse Width of Spikes That Must Be
Suppressed by the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with
a Bus Capacitance from 10 pF to 400 pF
20 + 0.1 CB1
250
ns
TIMING
Note that all I2C timing values are referred to
VIHMIN (0.3 × VDD) and VILMAX levels (0.7 × VDD)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start
Condition, tIDLE
1.3
s
Setup Time for a Repeated Start Condition,
tSET; STR
0.6
s
Hold Time (Repeated) Start Condition, tHLD;STR
0.6
s
After this period, the first clock pulse is
generated
Setup Time for Stop Condition, tSET; STP
0.6
s
Low Period of the SCL Clock, tLOW
1.3
s
High Period of the SCL Clock, tHIGH
0.6
s
SCL, SDA Rise Time, tRISE
20 + 0.1 CB1
300
ns
SCL, SDA Fall Time, tFALL
20 + 0.1 CB1
300
ns
Data Setup Time, tSET; DAT
100
ns
Data Hold Time, tHLD; DAT
100
880
ns
This is a minor deviation from the original IC
specification of 0 ns minimum2
Capacitive Load for Each Bus Line, CB1
400
pF
1
CB is the capacitance of one bus line in picofarads (pF).
2
According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
相关PDF资料 |
PDF描述 |
|---|---|
| V150C12E150BF | CONVERTER MOD DC/DC 12V 150W |
| 0982660986 | CBL 27PS 0.5MM JMPR TYPE D 1.18" |
| H6MMH-3006G | DIP CABLE - HDM30H/AE30G/HDM30H |
| TCMD-25-T-02.00-01-N | CABLE ASSEM 2MM 50POS M-F 2" |
| GEC17DRXI-S734 | CONN EDGECARD 34POS DIP .100 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD9525 | 制造商:AD 制造商全称:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs |
| AD9525/PCBZ | 功能描述:时钟和定时器开发工具 Evaluation kit 2950MHz VCO installed RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
| AD9525/PCBZ-VCO | 功能描述:时钟和定时器开发工具 Evaluation kit CRO29508 VCO installed RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
| AD9525BCPZ | 功能描述:时钟发生器及支持产品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| AD9525BCPZ-REEL7 | 功能描述:时钟发生器及支持产品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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