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参数资料
| 型号： | AD9524/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 46/56页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9524 |
| 设计资源： | AD9524 Schematic AD9524 BOM AD9524 Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9524 |
| 主要属性： | USB 供电或外部电源 |
| 次要属性： | 状态 LED |
| 已供物品： | 板 |
| 配用： | AD9524BCPZ-ND - IC INTEGER-N CLCK GEN 48LFCSP |
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AD9524
Data Sheet
Rev. E | Page 50 of 56
Reserved (Address 0x190)
Table 51. Reserved Register
Address
Bits
Bit Name
Description
0x190
[7:5]
Reserved
Reserved. The default value for this register is 0x00. It is recommended to write a value
of 0x20 to this register.
Clock Distribution (Address 0x196 to Address 0x1A1, Address 0x1AE to Address 0x1B3, Address 0x1BA, and Address
0x1BB)
Table 52. Channel 0 to Channel 5 Control (This same map applies to all six channels.)
Address
Bits
Bit Name
Description
0x196
7
Invert divider output
Inverts the polarity of the divider’s output clock.
6
Ignore sync
0: obeys chip-level SYNC signal (default).
1: ignores chip-level SYNC signal.
5
Power-down channel
1: powers down the entire channel.
0: normal operation.
4
Lower power mode
(differential modes only)
Reduces power used in the differential output modes (LVDS/LVPECL/HSTL). This
reduction may result in power savings, but at the expense of performance. Note that
this bit does not affect output swing and current, just the internal driver power.
1: low strength/lower power.
0: normal operation.
[3:0]
Driver mode
Driver mode.
Bit 3
Bit 2
Bit 1
Bit 0
Driver Mode
0
Tristate output
0
1
LVPECL (8 mA)
0
1
0
LVDS (3.5 mA)
0
1
LVDS (7 mA)
0
1
0
HSTL-0 (16 mA)
0
1
0
1
HSTL-1 (8 mA)
0
1
0
CMOS (both outputs in phase)
+ Pin: true phase relative to divider output
Pin: true phase relative to divider output
0
1
CMOS (opposite phases on outputs)
+ Pin: true phase relative to divider output
Pin: complement phase relative to divider output
1
0
CMOS
+ Pin: true phase relative to divider output
Pin: high-Z
1
0
1
CMOS
+ Pin: high-Z
Pin: true phase relative to divider output
1
0
1
0
CMOS
+ Pin: high-Z
Pin: high-Z
1
0
1
CMOS (both outputs in phase)
+ Pin: complement phase relative to divider output
Pin: complement phase relative to divider output
1
0
CMOS (both outputs out of phase)
+ Pin: complement phase relative to divider output
Pin: true phase relative to divider output
1
0
1
CMOS
+ Pin: complement phase relative to divider output
Pin: high-Z
1
0
CMOS
+ Pin: high-Z
Pin: complement phase relative to divider output
相关PDF资料 |
PDF描述 |
|---|---|
| V150C12E150BF | CONVERTER MOD DC/DC 12V 150W |
| 0982660986 | CBL 27PS 0.5MM JMPR TYPE D 1.18" |
| H6MMH-3006G | DIP CABLE - HDM30H/AE30G/HDM30H |
| TCMD-25-T-02.00-01-N | CABLE ASSEM 2MM 50POS M-F 2" |
| GEC17DRXI-S734 | CONN EDGECARD 34POS DIP .100 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD9525 | 制造商:AD 制造商全称:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs |
| AD9525/PCBZ | 功能描述:时钟和定时器开发工具 Evaluation kit 2950MHz VCO installed RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
| AD9525/PCBZ-VCO | 功能描述:时钟和定时器开发工具 Evaluation kit CRO29508 VCO installed RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
| AD9525BCPZ | 功能描述:时钟发生器及支持产品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| AD9525BCPZ-REEL7 | 功能描述:时钟发生器及支持产品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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