参数资料
| 型号： | AD9577BCPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 33/44页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN PLL DUAL 40LFCSP |
| 标准包装： | 2,500 |
| 系列： | PCI Express® (PCIe) |
| 类型： | 扇出缓冲器（分配），网络时钟发生器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，PCI Express（PCIe），SONET/SDH |
| 输入： | 时钟，晶体 |
| 输出： | LVCMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:5 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 637.5MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-WQ（6x6） |
| 包装： | 带卷 (TR) |
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Data Sheet
AD9577
Rev. 0 | Page 39 of 44
Table 30. Internal Register Map
Register
Name
R/W
Addr
D7
D6
D5
D4
D3
D2
D1
D0
C0
W
0x40
0
EnI2C
0
X0
W
0x1F
0
NewAcq
BP0
W
0x11
0
Bleed
PDCH1
PDCH0
AF0
W
0x18
0
Na[5:0], PLL1 feedback divider ratio
BF3
W
0x1C
0
Nb[5:0], PLL2 feedback divider ratio
BF0
W
0x19
FRAC[11:4], SDM fractional word
BF1
W
0x1A
FRAC[3:0], SDM fractional word
MOD[11:8], SDM modulus
BF2
W
0x1B
MOD[7:0], SDM modulus
ABF0
W
0x1D
1
0
PD_SDM
0
ADV0
W
0x22
V0[2:0], Channel 0 VCO divider
D0[4:0], Channel 0 output divider value
ADV1
W
0x23
V1[2:0], Channel 1 VCO divider
D1[4:0], Channel 1 output divider value
ADV2
W
0x24
0
SyncCh01
BDV0
W
0x25
V2[2:0], Channel 2 VCO divider
D2[4:0], Channel 2 output divider value
BDV1
W
0x26
V3[2:0], Channel 3 VCO divider
D3[4:0], Channel 3 output divider value
BDV2
W
0x27
0
SyncCh23
BS1
W
0x2A
FracStep[7:0], SSCG fractional step size
BS2
W
0x2B
NumSteps[8:1], number of fractional word increments/decrements per half triangular-wave cycle
BS3
W
0x2C
NumSteps[0]
CkDiv[6:0], reference divider output is divided by this integer to determine SSCG update rate
AM0
W
0x30
0
Na[5:0], PLL1 feedback divider ratio divider; MARGIN = 1
AM1
W
0x31
V0[2:0], Channel 0 VCO divider;
MARGIN = 1
D0[4:0], Channel 0 output divider value; MARGIN = 1
AM2
W
0x32
V1[2:0], Channel 1 VCO divider;
MARGIN = 1
D1[4:0], Channel 1 output divider value; MARGIN = 1
BM0
W
0x33
0
Nb[5:0], PLL2 feedback divider ratio divider; MARGIN = 1
BM1
W
0x34
FRAC[11:4], SDM fractional word; MARGIN = 1
BM2
W
0x35
FRAC[3:0], SDM fractional word; MARGIN = 1
MOD[11:8], SDM modulus; MARGIN = 1
BM3
W
0x36
MOD[7:0], SDM modulus; MARGIN = 1
BM4
W
0x37
V3[2:0], Channel 3 VCO divider;
MARGIN = 1
D3[4:0], Channel 3 output divider value; MARGIN = 1
BM5
W
0x38
V2[2:0], Channel 2 VCO divider;
MARGIN = 1
D2[4:0], Channel 2 output divider value; MARGIN = 1
DR1
W
0x3A
PDCH3
PDCH2
FORMAT2[2:0], output format selection
for PLL2 (see
FORMAT1[2:0], output format selection for
PLL1 (see
DR2
W
0x3B
0
PDRefOut
G0
W
0x3D
0
PDPLL1, power-
down PLL1
PDPLL2, power-
down PLL2
R; 0 =
divide by 1
0
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