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参数资料
| 型号： | ADSP-21368KBPZ-2A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 256-BGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA 裸露焊盘 |
| 供应商设备封装： | 256-BGA（27x27） |
| 包装： | 托盘 |
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Rev. F
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October 2013
Memory Read
Use these specifications for asynchronous interfacing to memo-
ries. These specifications apply when the processors are the bus
master accessing external memory space in asynchronous access
mode. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 24. Memory Read
Parameter
Min
Max
Unit
Timing Requirements
t
DAD
Address, Selects Delay to Data Valid
1, 2
W + t
SDCLK –5.12
ns
t
DRLD
RD Low to Data Valid
W – 3.2
ns
t
SDS
Data Setup to RD High
2.5
ns
t
HDRH
Data Hold from RD High
3, 4
0ns
t
DAAK
ACK Delay from Address, Selects
1, 5
t
SDCLK – 9.5 + W
ns
t
DSAK
ACK Delay from RD Low
W – 7.0
ns
Switching Characteristics
t
DRHA
Address Selects Hold After RD High
RH + 0.20
ns
t
DARL
Address Selects to RD Low
t
SDCLK – 3.3
ns
t
RW
RD Pulse Width
W – 1.4
ns
t
RWR
RD High to WR, RD Low
HI + t
SDCLK – 0.8
ns
W = (number of wait states specified in AMICTLx register) × tSDCLK.
HI =RHC + IC (RHC = number of read hold cycles specified in AMICTLx register) × tSDCLK.
IC = (number of idle cycles specified in AMICTLx register) × tSDCLK.
H = (number of hold cycles specified in AMICTLx register) × tSDCLK.
1 The falling edge of MSx is referenced.
2 The maximum limit of timing requirement values for tDAD and tDRLD parameters are applicable for the case where AMI_ACK is always high and when the ACK feature is not used.
3 Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only apply to asynchronous access mode.
4 Data hold: User must meet t
HDA or tHDRH in asynchronous access mode. See Test Conditions on Page 51 for the calculation of hold times given capacitive and dc loads.
5 ACK delay/setup: User must meet tDAAK, or tDSAK, for deassertion of ACK (low). For asynchronous assertion of ACK (high), user must meet tDAAK or tDSAK.
相关PDF资料 |
PDF描述 |
|---|---|
| MC79M15CT | IC REG LDO -15V .5A TO220AB |
| TLJR336M004R3000 | CAP TANT 33UF 4V 20% 0805 |
| VI-21T-CW-F4 | CONVERTER MOD DC/DC 6.5V 100W |
| MC79M12CT | IC REG LDO -12V .5A TO220AB |
| VI-2NT-CY-F1 | CONVERTER MOD DC/DC 6.5V 50W |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ADSP-21368KBPZ-3A | 功能描述:IC DSP 32BIT 400MHZ 256BGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
| ADSP-21368SKBP-ENG | 制造商:AD 制造商全称:Analog Devices 功能描述:Preliminary Technical Data |
| ADSP-21368SKBPZENG | 制造商:AD 制造商全称:Analog Devices 功能描述:Preliminary Technical Data |
| ADSP-21369 | 制造商:AD 制造商全称:Analog Devices 功能描述:The ADSP-21367/ADSP-21368/ADSP-21369 are available with a 400 MHz core instruction rate with unique audiocentric peripherals such as the digital audio interface, S/PDIF transceiver, serial ports, 8-channel asynchronous sample rate converter, precision clock generators, and more. |
| ADSP-21369BBP-2A | 功能描述:IC DSP 32BIT 333MHZ 256-BGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:SHARC® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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