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参数资料
| 型号： | ADUC7036BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 86/132页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 96K ANLGI/O 48LFCSP |
| 产品培训模块： | Process Control |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 115°C |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 包装： | 托盘 |
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ADuC7036
Rev. C | Page 57 of 132
In ADC normal power mode, the maximum ADC throughput
rate is 8 kHz. This is configured by setting the SF and AF bits in
the ADCFLT MMR to 0, with all other filtering options disabled.
As a result, 0x0000 is written to ADCFLT. Figure 24 shows a
typical 8 kHz filter response based on these settings.
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
02468
10
12
14
16
18
20
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24
AT
T
E
NUA
T
IO
N
(
d
B)
FREQUENCY (kHz)
07
47
4-
02
3
Figure 24. Typical Digital Filter Response at fADC = 8 kHz (ADCFLT = 0x0000)
A modified version of the 8 kHz filter response can be configured
by setting the running average bit (ADCFLT[14]). As a result,
an additional running-average-by-two filter is introduced on all
ADC output samples, which further reduces the ADC output
noise. In addition, by maintaining an 8 kHz ADC throughput
rate, the ADC settling time is increased by one full conversion
period. The modified frequency response for this configuration
is shown in Figure 25.
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
0
2468
10
12
14
16
18
20
22
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AT
T
E
NUA
T
IO
N
(
d
B)
FREQUENCY (kHz)
07
47
4-
02
4
Figure 25. Typical Digital Filter Response at fADC = 8 kHz (ADCFLT = 0x4000)
At very low throughput rates, the chop enable bit in the
ADCFLT register can be enabled to minimize offset errors and,
more importantly, temperature drift in the ADC offset error.
With chop enabled, there are two primary variables (Sinc3
decimation factor and averaging factor) available to allow the
user to select an optimum filter response, but there is a trade-off
between filter bandwidth and ADC noise.
For example, with the chop enable bit (ADCFLT[15]) set to 1,
the SF value (ADCFLT[6:0]) increases to 0x1F (31 decimal) and
an AF value (ADCFLT[13:8]) of 0x16 (22 decimal) is selected,
resulting in an ADC throughput of 10 Hz. The frequency
response in this case is shown in Figure 26.
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
0
200
180
160
140
120
100
80
60
40
20
AT
T
E
NUA
T
IO
N
(
d
B)
FREQUENCY (kHz)
07
47
4-
02
5
Figure 26. Typical Digital Filter Response at fADC = 10 Hz (ADCFLT = 0x961F)
Changing SF to 0x1D and setting AF to 0x3F with the chop enable
bit still enabled configures the ADC with its minimum throughput
rate of 4 Hz in normal mode. The digital filter frequency response
with this configuration is shown in Figure 27.
–100
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
06
40
20
AT
T
E
NUA
T
IO
N
(
d
B)
FREQUENCY (kHz)
0
07
47
4-
02
6
Figure 27. Typical Digital Filter Response at fADC = 4 Hz (ADCFLT = 0xBF1D)
In ADC low power mode, the Σ-Δ modulator clock of the ADC
is no longer driven at 512 kHz, but is driven directly from the
on-chip, low power, 131 kHz oscillator. Subsequently, if normal
mode is used for the same ADCFLT configuration, all filter values
should be scaled by a factor of approximately 4. Therefore, it is
possible to configure the ADC for 1 Hz throughput in low power
mode. The filter frequency response for this configuration is shown
in Figure 28.
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