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参数资料
| 型号： | AGLN250V2-CS81 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 6144 CLBS, 250000 GATES, 250 MHz, PBGA81 |
| 封装： | 5 X 5 MM, 0.8 MM HEIGHT, 0.5 MM PITCH, CSP-81 |
| 文件页数： | 63/140页 |
| 文件大小： | 4325K |
| 代理商： | AGLN250V2-CS81 |
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IGLOO nano Low Power Flash FPGAs
Re vi s i on 10
2 - 15
User I/O Characteristics
Timing Model
Figure 2-3
Timing Model
Operating Conditions: STD Speed, Commercial Temperature Range (TJ = 70°C), Worst-Case
VCC = 1.425 V, for DC 1.5 V Core Voltage, Applicable to V2 and V5 Devices
DQ
Y
DQ
Y
Combinational Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
Register Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
LVCMOS 2.5V Output Drive
Strength = 8 mA High Slew Rate
Input LVCMOS 2.5 V
LVCMOS 1.5 V
LVTTL 3.3 V Output drive
strength = 8 mA High slew rate
Y
Combinational Cell
Y
Combinational Cell
Y
Combinational Cell
I/O Module
(Non-Registered)
LVTTL Output drive strength = 8 mA
High slew rate
I/O Module
(Non-Registered)
LVCMOS 1.5 V Output drive strength = 2 mA
High slew rate
LVTTL Output drive strength = 4 mA
High slew rate
I/O Module
(Non-Registered)
Input LVTTL
Clock
Input LVTTL
Clock
Input LVTTL
Clock
tPD = 1.18 ns
tPD = 0.90 ns
tDP = 1.99 ns
tPD = 1.60 ns
tDP = 2.35 ns
tPD = 1.17 ns
tDP = 1.96 ns
tPD = 0.87 ns
tDP = 2.65 ns
tPD = 0.91 ns
tPY = 0.85 ns
tCLKQ = 0.89 ns
tOCLKQ = 1.00 ns
tSUD = 0.81 ns
tOSUD = 0.51 ns
tDP = 1.96 ns
tPY = 0.85 ns
tPY = 1.15 ns
tCLKQ = 0.89 ns
tSUD = 0.81 ns
tPY = 0.85 ns
tICLKQ = 0.42 ns
tISUD = 0.47 ns
tPY = 1.06 ns
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PDF描述 |
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