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参数资料
| 型号： | CDK5581 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 7/32页 |
| 文件大小： | 0K |
| 描述： | KIT BOARD FOR CDB5581 ADC |
| 标准包装： | 1 |
| 系列： | CapturePLUS™II |
| ADC 的数量： | 1 |
| 位数： | 16 |
| 采样率（每秒）： | 200k |
| 数据接口： | 串行 |
| 输入范围： | ±2.048 V |
| 在以下条件下的电源（标准）： | 85mW @ 200kSPS |
| 工作温度： | -40°C ~ 85°C |
| 已用 IC / 零件： | CS5581 |
| 已供物品： | 2 个板，线缆，CD，电源 |
| 产品目录页面： | 756 (CN2011-ZH PDF) |
| 相关产品： | 598-1272-5-ND - IC ADC 16BIT 1CH 200KSPS 24SSOP |
| 其它名称： | 598-1574 |
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3/25/08
14:34
SWITCHING CHARACTERISTICS (CONTINUED)
T A = -40 to +85 °C; V1+ = V2+ = +2.5 V, ±5%; V1- = V2- = -2.5 V, ±5%;
VL - VLR = 3.3 V, ±5%, 2.5 V, ±5%, or 1.8 V, ±5%
Input levels: Logic 0 = 0V = Low; Logic 1 = VD+ = High; CL = 15 pF.
CS5581
Parameter
Symbol
Min
Typ
Max
Unit
Serial Port Timing in SSC Mode (SMODE = VL)
RDY falling to MSB stable
Data hold time after SCLK rising
t 1
t 2
-
-
-2
10
-
-
MCLKs
ns
Serial Clock (Out)
(Note 11, 12)
RDY rising after last SCLK rising
Pulse Width (low)
Pulse Width (high)
t 3
t 4
t 5
50
50
-
-
-
8
-
-
-
ns
ns
MCLKs
11.
SDO and SCLK will be high impedance when CS is high. In some systems SCLK and SDO may require pull-down
resistors.
12. SCLK = MCLK/2.
MCLK
RDY
CS
t 1
t 5
SCLK(o)
t 2
t 3
t 4
SDO
MSB
MSB – 1
LSB+1
LSB
Figure 1. SSC Mode - Read Timing, CS remaining low (Not to Scale)
DS796PP1
7
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