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参数资料
| 型号： | EP20K100 |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 72/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K100 |
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72
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 40. Synchronous Bidirectional Pin External Timing
Notes to
Figure 40
:
(1)
The output enable and input registers are LE registers in the LAB adjacent to a
bidirectional row pin. The output enable register is set with “Output Enable
Routing= Signal-Pin” option in the Quartus II software.
(2)
The LAB adjacent input register is set with “Decrease Input Delay to Internal Cells=
Off”. This maintains a zero hold time for lab adjacent registers while giving a fast,
position independent setup time. A faster setup time with zero hold time is possible
by setting “Decrease Input Delay to Internal Cells= ON” and moving the input
register farther away from the bidirectional pin. The exact position where zero hold
occurs with the minimum setup time, varies with device density and speed grade.
Table 31
describes the
f
MAX
timing parameters shown in
Figure 36 on
page 68
.
PRN
CLRN
D
Q
PRN
CLRN
D
Q
(1)
IOE Register
Bidirectional Pin
Dedicated
Clock
PRN
CLRN
D
Q
(1)
XZBIDIR
t
ZXBIDIR
t
OUTCOBIDIR
t
INSUBIDIR
t
INHBIDIR
t
OE Register
Output IOE Register
Input Register
(2)
Table 31. APEX 20K f
MAX
Timing Parameters
(Part 1 of 2)
Symbol
Parameter
t
SU
t
H
t
CO
t
LUT
t
ESBRC
t
ESBWC
t
ESBWESU
t
ESBDATASU
t
ESBDATAH
t
ESBADDRSU
t
ESBDATACO1
LE register setup time before clock
LE register hold time after clock
LE register clock-to-output delay
LUT delay for data-in
ESB Asynchronous read cycle time
ESB Asynchronous write cycle time
ESB WE setup time before clock when using input register
ESB data setup time before clock when using input register
ESB data hold time after clock when using input register
ESB address setup time before clock when using input registers
ESB clock-to-output delay when using output registers
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PDF描述 |
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