- 您现在的位置：买卖IC网 > PDF目录362741 > EP20K100 (Altera Corporation) Programmable Logic Device Family PDF资料下载
参数资料
| 型号： | EP20K100 |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 73/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K100 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页
Altera Corporation
73
APEX 20K Programmable Logic Device Family Data Sheet
Tables 32
and
33
describe APEX 20K external timing parameters.
t
ESBDATACO2
t
ESBDD
t
PD
t
PTERMSU
t
PTERMCO
t
F1-4
t
F5-20
t
F20+
t
CH
t
CL
t
CLRP
t
PREP
t
ESBCH
t
ESBCL
t
ESBWP
t
ESBRP
ESB clock-to-output delay without output registers
ESB data-in to data-out delay for RAM mode
ESB macrocell input to non-registered output
ESB macrocell register setup time before clock
ESB macrocell register clock-to-output delay
Fanout delay using local interconnect
Fanout delay using MegaLab Interconnect
Fanout delay using FastTrack Interconnect
Minimum clock high time from clock pin
Minimum clock low time from clock pin
LE clear pulse width
LE preset pulse width
Clock high time
Clock low time
Write pulse width
Read pulse width
Table 31. APEX 20K f
MAX
Timing Parameters
(Part 2 of 2)
Symbol
Parameter
Table 32. APEX 20K External Timing Parameters
Note (1)
Symbol
Clock Parameter
t
INSU
t
INH
t
OUTCO
Setup time with global clock at IOE register
Hold time with global clock at IOE register
Clock-to-output delay with global clock at IOE register
Table 33. APEX 20K External Bidirectional Timing Parameters
Note (1)
Symbol
Parameter
Conditions
t
INSUBIDIR
Setup time for bidirectional pins with global clock at same-row or same-
column LE register
Hold time for bidirectional pins with global clock at same-row or same-
column LE register
Clock-to-output delay for bidirectional pins with global clock at IOE
register
Synchronous IOE output buffer disable delay
Synchronous IOE output buffer enable delay, slow slew rate = off
t
INHBIDIR
t
OUTCOBIDIR
C1 = 10 pF
t
XZBIDIR
t
ZXBIDIR
C1 = 10 pF
C1 = 10 pF
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K1000E | Programmable Logic Device Family |
| EP20K100E | Programmable Logic Device Family |
| EP20K1500E | Programmable Logic Device Family |
| EP20K160E | Programmable Logic Device Family |
| EP20K200 | Programmable Logic Device Family |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP20K1000C | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Programmable Logic |
| EP20K1000CB652C7 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 2560 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K1000CB652C7NJ | 制造商:Altera Corporation 功能描述:FPGA APEX 20KC Family 1M Gates 38400 Cells 375.94MHz 0.15um (CMOS) Technology 1.8V 652-Pin FCBGA 制造商:Altera Corporation 功能描述:FPGA APEX 20KC Family 1M Gates 38400 Cells 375.94MHz 0.15um Technology 1.8V 652-Pin FCBGA |
| EP20K1000CB652C8 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 2560 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K1000CB652C9 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 2560 Macro 488 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
发布紧急采购，3分钟左右您将得到回复。