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参数资料
| 型号： | EVAL-ADAU1761Z |
| 厂商： | Analog Devices Inc |
| 文件页数： | 38/92页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADAU1761 |
| 标准包装： | 1 |
| 系列： | SigmaDSP® |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，DSP |
| 已用 IC / 零件： | ADAU1761 |
| 主要属性： | 立体声，24 位，8 ~ 96 kHz 采样率，GUI 工具 |
| 次要属性： | I²C 和 GPIO 接口，2 差分和 1 个立体声单端模拟输入和输出 |
| 已供物品： | 2 个板，线缆，CD |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | ADAU1761BCPZ-RL-ND - IC SIGMADSP CODEC PLL 32LFCSP ADAU1761BCPZ-R7-ND - IC SIGMADSP CODEC PLL 32LFCSP ADAU1761BCPZ-ND - IC SIGMADSP CODEC PLL 32LFCSP |
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ADAU1761
Rev. C | Page 43 of 92
LRCLK
BCLK
SDATA
MSB
LEFT CHANNEL
LSB
MSB
RIGHT CHANNEL
LSB
1/
fS
07
68
0-
0
40
Figure 58. I2S Mode—16 Bits to 24 Bits per Channel
LRCLK
BCLK
SDATA
LEFT CHANNEL
MSB
LSB
MSB
RIGHT CHANNEL
LSB
1/
fS
0
76
80
-0
41
Figure 59. Left-Justified Mode—16 Bits to 24 Bits per Channel
LRCLK
BCLK
SDATA
LEFT CHANNEL
MSB
LSB
MSB
RIGHT CHANNEL
LSB
1/
fS
07
68
0-
04
2
Figure 60. Right-Justified Mode—16 Bits to 24 Bits per Channel
LRCLK
BCLK
SDATA
SLOT 0
SLOT 3
SLOT 4
32 BCLKs
MSB
MSB – 1
MSB – 2
256 BCLKs
SLOT 1
SLOT 2
SLOT 5
SLOT 6
SLOT 7
LRCLK
BCLK
SDATA
07
68
0-
04
3
Figure 61. TDM 8 Mode
LRCLK
SLOT 0
SLOT 1
SLOT 2
SLOT 3
SLOT 4
SLOT 5
SLOT 6
SLOT 7
CH
0
BCLK
SDATA
MSB TDM
CH
8
32
BCLKs
MSB TDM
07
68
0-
04
4
Figure 62. TDM 8 Mode with Pulse Word Clock
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