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参数资料
| 型号： | EVAL-ADAU1761Z |
| 厂商： | Analog Devices Inc |
| 文件页数： | 61/92页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADAU1761 |
| 标准包装： | 1 |
| 系列： | SigmaDSP® |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，DSP |
| 已用 IC / 零件： | ADAU1761 |
| 主要属性： | 立体声，24 位，8 ~ 96 kHz 采样率，GUI 工具 |
| 次要属性： | I²C 和 GPIO 接口，2 差分和 1 个立体声单端模拟输入和输出 |
| 已供物品： | 2 个板，线缆，CD |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | ADAU1761BCPZ-RL-ND - IC SIGMADSP CODEC PLL 32LFCSP ADAU1761BCPZ-R7-ND - IC SIGMADSP CODEC PLL 32LFCSP ADAU1761BCPZ-ND - IC SIGMADSP CODEC PLL 32LFCSP |
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ADAU1761
Rev. C | Page 64 of 92
R16: Serial Port Control 1, 16,406 (0x4016)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
BPF[2:0]
ADTDM
DATDM
MSBP
LRDEL[1:0]
Table 50. Serial Port Control 1 Register
Bits
Bit Name
Description
[7:5]
BPF[2:0]
Number of bit clock cycles per LRCLK audio frame.
Setting
Bit Clock Cycles
000
64 (default)
001
Reserved
010
48
011
128
100
256
101
Reserved
110
Reserved
111
Reserved
4
ADTDM
ADC serial audio data channel position in TDM mode.
0 = left first (default).
1 = right first.
3
DATDM
DAC serial audio data channel position in TDM mode.
0 = left first (default).
1 = right first.
2
MSBP
MSB position in the LRCLK frame.
0 = MSB first (default).
1 = LSB first.
[1:0]
LRDEL[1:0]
Data delay from LRCLK edge (in BCLK units).
Setting
Delay (Bit Clock Cycles)
00
1 (default)
01
0
10
8
11
16
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参数描述 |
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