参数资料
| 型号： | HW-USB-II-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 21/35页 |
| 文件大小： | 0K |
| 描述： | PLATFORM CABLE USB II |
| 产品培训模块： | Extended Spartan 3A FPGA Family S6 Family Overview |
| 标准包装： | 1 |
| 附件类型： | USB 平台线缆 |
| 适用于相关产品： | Xilinx FPGA、CPLDS、平台闪存 PROM、XC18V00 PROM、系统 ACE MPM |
| 产品目录页面： | 600 (CN2011-ZH PDF) |
| 其它名称： | 122-1572 |
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Platform Cable USB II
X-Ref Target - Figure 21
V REF Voltage (VDC)
DS593_21_021408
Figure 21: Output Drive Voltage vs. V REF
Input Receive Structure
Each input signal is routed through a NC7WZ07 ultra high-speed CMOS, open-drain receive buffer. Series-termination
resistors (499 Ω ) provide current limit protection for positive and negative excursions. Schottky diodes provide the input
buffers with undershoot protection. The receive buffers are biased by an internal 1.8V power supply. See Table 9, page 32
for V IL and V IH specifications. The receive buffers can tolerate voltages higher than the bias voltage without damage,
compensating for target system drivers in multi-device chains where the last device in the chain might be referenced to a
voltage other than V REF (for example, the TDO output at the end of a JTAG chain).
X-Ref Target - Figure 22
To output buffer
FPGA
Input
NC7WZ07
499 Ω
2 mm Connector
I/O Pin
BAT54
DS593_22_021408
Figure 22: Target Interface Receiver Topology
DS593 (v1.2.1) March 17, 2011
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