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参数资料
| 型号： | HW-V5-ML550-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 67/88页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 26/Apr/2011 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，电源，回送板，小型闪存卡，软件和文档 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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R
Hardware Schematic Diagram
Controller – Operation
The pixels for the LCD panel are stored in the controller data RAM. This RAM is a 65-row
by 132-column array. Each display pixel is represented by a single bit in the RAM array.
The interface to the RAM array goes through the 8-bit (DB0 – DB7) LCD interface.
Therefore, the 65-bit rows are split into eight pages of eight lines. The ninth page is a single
line page (DB0 only).
Interface designs can read from or write to the RAM array.
The display page is changed through the 4-bit page address register.
The column address (line address) is set with a two-byte register access. The line address
corresponds to the first line that is going to be displayed on the LCD panel. This address is
located in a 6-bit address register.
The RAM array is configured such that there are two characters per row (page), where each
character pair uses eight rows of the display panel. Table C-2 shows the input data bytes,
address lines, ADC control, and LCD outputs (segments).
Table C-2:
LCD Panel
DB3 DB2 DB1 DB0 Data
DB0
DB1
DB2
DB3
Line
Address
00H
01H
02H
03H
0
0
0
0
Page 0
DB4
DB5
DB6
DB7
DB0
DB1
DB2
DB3
04H
05H
06H
07H
08H
09H
0AH
0BH
0
0
0
1
Page 1
DB4
DB5
DB6
DB7
0CH
0DH
0EH
0FH
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
67
相关PDF资料 |
PDF描述 |
|---|---|
| HW-V5-ML555-G | BOARD EVAL FOR VIRTEX-5 ML555 |
| HW-V5-ML561-UNI-G | EVALUATION PLATFORM VIRTEX-5 |
| I-JET | JTAG ARM DEBUGGING PROBE |
| IAC24A | INPUT MODULE AC 5MA 24VDC |
| IAC5EQ | INPUT MODULE AC 10MA 5VDC |
相关代理商/技术参数 |
参数描述 |
|---|---|
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