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参数资料
型号： HW-V5-ML550-UNI-G
厂商： Xilinx Inc
文件页数： 77/88页
文件大小： 0K
描述： EVALUATION PLATFORM VIRTEX-5
产品变化通告： Adapter Replacement 23/May/2008
Development Systems Discontinuation 26/Apr/2011
标准包装： 1
系列： Virtex®-5 LXT
类型： FPGA
适用于相关产品： XC5VLX50T-FFG1136
所含物品： 开发平台，电源，回送板，小型闪存卡，软件和文档
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XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA
XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA
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XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA
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R
Hardware Schematic Diagram
Table C-7:
Display Instructions (Continued)
Instruction
Set page address
RS
0
RW
0
DB7
1
DB6
0
DB5
1
DB4
1
DB3
P3
DB2
P2
DB1
P1
DB0
P0
This instruction sets the address of the display data page. Any RAM data bit can be accessed when its page address and column address are
specified. Changing the Page Address does not affect the display status.
P3
P2
P1
P0
0
0
..
0
1
0
0
..
1
0
0
0
..
1
0
0
1
..
1
0
page 0
page 1
...
page 7
page 8
Set column address MSB
Set column address LSB
0
0
0
0
0
0
0
0
0
0
1
0
Y7
Y3
Y6
Y2
Y5
Y1
Y4
Y0
This instruction sets the address of the display data RAM. When a read or write to or from the display data RAM occurs, the addresses are
automatically increased.
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
0
0
..
0
0
..
0
0
..
0
0
..
0
0
..
0
0
..
0
0
..
0
1
..
Col
Addr 0
Col
Addr 1
...
Col
1
1
1
1
1
1
1
0
Addr
130
Col
1
1
1
1
1
1
1
1
Addr
131
ADC select
0
0
1
0
1
0
0
0
0
ADC
This instruction changes the relationship between RAM column address and segment driver.
ADC = 0, SEG1 --> SEG132
ADC = 1, SEG132 --> SEG1
default mode
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
www.xilinx.com
77
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PDF描述
HW-V5-ML555-G BOARD EVAL FOR VIRTEX-5 ML555
HW-V5-ML561-UNI-G EVALUATION PLATFORM VIRTEX-5
I-JET JTAG ARM DEBUGGING PROBE
IAC24A INPUT MODULE AC 5MA 24VDC
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参数描述
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