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参数资料
型号： IDT70T3719MS166BBG
厂商： IDT, Integrated Device Technology Inc
文件页数： 10/25页
文件大小： 0K
描述： IC SRAM 18MBIT 166MHZ 324BGA
标准包装： 1
格式 - 存储器： RAM
存储器类型： SRAM - 双端口，同步
存储容量： 18M（256K x 72）
速度： 166MHz
接口： 并联
电源电压： 2.4 V ~ 2.6 V
工作温度： 0°C ~ 70°C
封装/外壳： 324-BGA
供应商设备封装： 324-PBGA（19x19）
包装： 托盘
其它名称： 70T3719MS166BBG
IDT70T3719/99M
High-Speed 2.5V 256/128K x 72 Dual-Port Synchronous Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (2,3) (V DD = 2.5V ± 100mV, T A = 0°C to +70°C)
70T3719/99M
S166
Com'l
Only
70T3719/99M
S133
Com'l
& Ind
Clock Cycle Time (Pipelined)
Clock Low Time (Pipelined)
t OHZ
t CKHZ
Symbol
t CYC1
t CYC2
t CH1
t CL1
t CH2
t CL2
t SA
t HA
t SC
t HC
t SB
t HB
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRPT
t HRPT
t OE
t OLZ (4)
(4)
t CD1
t CD2
t DC
(4)
t CKLZ (4)
t INS
t INR
t COLS
t COLR
t ZZSC
t ZZRC
Clock Cycle Time (Flow-Through) (1)
(1)
Clock High Time (Flow-Through) (1)
Clock Low Time (Flow-Through) (1)
Clock High Time (Pipelined) (2)
(1)
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
Byte Enable Setup Time
Byte Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
REPEAT Setup Time
REPEAT Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z
Output Enable to Output High-Z
Clock to Data Valid (Flow-Through) (1)
Clock to Data Valid (Pipelined) (1)
Data Output Hold After Clock High
Clock High to Output High-Z
Clock High to Output Low-Z
Interrupt Flag Set Time
Interrupt Flag Reset Time
Collision Flag Set Time
Collision Flag Reset Time
Sleep Mode Set Cycles
Sleep Mode Recovery Cycles
Parameter
Min.
20
6
8
8
2.4
2.4
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
1.7
0.5
____
1
1
____
____
1
1
1
____
____
____
____
2
3
Max.
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.4
____
3.6
12
3.6
____
3.6
____
7
7
3.6
3.6
____
____
Min.
25
7.5
10
10
3
3
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
1.8
0.5
____
1
1
____
____
1
1
1
____
____
____
____
2
3
Max.
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
____
4.6
____
4.2
15
4.2
____
4.2
____
7
7
4.2
4.2
____
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
cycles
cycles
Port-to-Port Delay
t CO
Clock-to-Clock Offset
5
____
6
____
ns
t OFS
Clock-to-Clock Offset for Collision Detection
Please refer to collision Detection Timing Table
on Page 19.
5687 tbl 12
NOTES:
1. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both left and right ports when FT /PIPE X = V DD (2.5V). Flow-through parameters (t CYC1 , t CD1 )
apply when FT /PIPE = V ss (0V) for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE and OPT. FT /PIPE and OPT should be
treated as DC signals, i.e. steady state during operation.
3. These values are valid for either level of V DDQ (3.3V/2.5V). See page 6 for details on selecting the desired operating voltage levels for each port.
4. Guaranteed by design (not production tested).
10
6.42
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