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参数资料
| 型号： | IDT70T3719MS166BBG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 20/25页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 18MBIT 166MHZ 324BGA |
| 标准包装： | 1 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，同步 |
| 存储容量： | 18M（256K x 72） |
| 速度： | 166MHz |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 324-BGA |
| 供应商设备封装： | 324-PBGA（19x19） |
| 包装： | 托盘 |
| 其它名称： | 70T3719MS166BBG |
IDT70T3719/99M
High-Speed 2.5V 256/128K x 72 Dual-Port Synchronous Static RAM
Timing Waveform - Entering Sleep Mode (1,2)
R/ W
(3)
Industrial and Commercial Temperature Ranges
Timing Waveform - Exiting Sleep Mode
(1,2)
R/ W
OE
(5)
An
(5)
An+1
DATA OUT
Dn
Dn+1
(4)
NOTES:
1. CE 1 = V IH.
2. All timing is same for Left and Right ports.
3. CE 0 has to be deactivated ( CE 0 = V IH ) three cycles prior to asserting ZZ (ZZx = V IH ) and held for two cycles after asserting ZZ (ZZx = V IH ).
4. CE 0 has to be deactivated ( CE 0 = V IH ) one cycle prior to de-asserting ZZ (ZZx = V IL ) and held for three cycles after de-asserting ZZ (ZZx = V IL ).
5. The device must be in Read Mode (R/ W High) when exiting sleep mode. Outputs are active but data is not valid until the following cycle.
20
6.42
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