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参数资料
| 型号： | IDT82V2042EPFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 43/83页 |
| 文件大小： | 0K |
| 描述： | IC LIU T1/J1/E1 2CH SHORT 80TQFP |
| 标准包装： | 45 |
| 类型： | 线路接口装置（LIU） |
| 规程： | E1 |
| 电源电压： | 3.13 V ~ 3.47 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 82V2042EPFG |
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IDT82V2042E
DUAL CHANNEL T1/E1/J1 SHORT HAUL LINE INTERFACE UNIT
PROGRAMMING INFORMATION
48
December 12, 2005
4.3.5
RECEIVE PATH CONTROL REGISTERS
Table-32 RCF0: Receiver Configuration Register 0
(R/W, Address = 09H, 29H)
Symbol
Bit
Default
Description
-
7-5
000
Reserved
R_OFF
4
0
Receiver power down enable
= 0: Receiver power up
= 1: Receiver power down
RD_INV
3
0
Receive data invert
= 0: Data on RDn or RDPn/RDNn is active high
= 1: Data on RDn or RDPn/RDNn is active low
RCLK_SEL
2
0
Receive clock edge select (this bit is ignored in slicer mode)
= 0: Data on RDn or RDPn/RDNn is updated on the rising edge of RCLKn
= 1: Data on RDn or RDPn/RDNn is updated on the falling edge of RCLKn
R_MD[1:0]
1-0
00
Receive path decoding selection
= 00: Receive data is HDB3 (E1)/B8ZS (T1/J1) decoded and output on RDn pin with single rail NRZ format
= 01: Receive data is AMI decoded and output on RDn pin with single rail NRZ format
= 10: Decoder is bypassed, re-timed dual rail data with NRZ format output on RDPn/RDNn (dual rail mode with clock
recovery)
= 11: CDR and decoder are bypassed, slicer data with RZ format output on RDPn/RDNn (slicer mode)
Table-33 RCF1: Receiver Configuration Register 1
(R/W, Address= 0AH, 2AH)
Symbol
Bit
Default
Description
-7
0
Reserved
EQ_ON
6
0
= 0: Receive equalizer off
= 1: Receive equalizer on (LOS programming enabled)
-
5
0
Reserved.
LOS[4:0]
4:0
10101
LOS Clear Level (dB)
LOS Declare Level (dB)
00000
0
<-4
00001
>-2
<-6
00010
>-4
<-8
00011
>-6
<-10
00100
>-8
<-12
00101
>-10
<-14
00110
>-12
<-16
00111
>-14
<-18
01000
>-16
<-20
01001
>-18
<-22
01010
>-20
<-24
01011 - 11111
Reserved
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