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参数资料
型号： IDT82V2108PX8
厂商： IDT, Integrated Device Technology Inc
文件页数： 101/292页
文件大小： 0K
描述： IC FRAMER T1/J1/E1 8CH 128-PQFP
标准包装： 500
控制器类型： T1/E1/J1 调帧器
接口： 并联
电源电压： 2.97 V ~ 3.63 V
电流 - 电源： 160mA
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 128-BFQFP
供应商设备封装： 128-PQFP（14x20）
包装： 带卷 (TR)
其它名称： 82V2108PX8
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Pin Description
9
March 5, 2009
LTCK[1]
LTCK[2]
LTCK[3]
LTCK[4]
LTCK[5]
LTCK[6]
LTCK[7]
LTCK[8]
Output
10
12
14
16
23
25
27
29
C1
D1
F3
E2
H2
H3
J1
H4
LTCKn: Line Transmit Clock for Framer 1 ~ 8
It is a nominal E1 (2.048MHz) or T1/J1 (1.544MHz) clock. LTCK can be derived from TSCCKA, TSCCKB, LRCK or
XCK. On the active edge of LTCKn, the corresponding LTDn is updated.
XCK
Input
117
B6
XCK: Crystal Clock
The clock frequency equals 49.152MHz ± 50 ppm 50% duty cycle for E1 and 37.056MHz ± 32 ppm 50% duty cycle
for T1/J1.
Microprocessor Interface
RST
Input
39
M2 RST: Reset (Active Low)
A low signal for at least 100 ns on this pin will reset the device anytime. RST is a Schmitt-trigger input with weak
pull-up.
CS
Input
65
M11 CS: Chip Select (Active Low)
This pin must be asserted low to enable the microprocessor interface. The signal must be asserted high at least
once after power up to clear the internal test modes. A transition from high to low must occur on this pin for each
Read/Write operation and can not return to high until the operation is over.
INT
Output
40
J5
INT: Open-Drain Interrupt Signal (Active Low)
This pin will keep low until all the active unmasked interrupt are acknowledged at their sources.
A[0]
A[1]
A[2]
A[3]
A[4]
A[5]
A[6]
A[7]
A[8]
A[9]
A[10]
Input
54
55
56
57
58
59
60
61
62
63
64
K7
L8
M8
K8
L9
M9
K9
J8
M10
J9
L10
A[10:0]: Address Bus
The signals on these pins select the register for the microprocessor to access.
D[0]
D[1]
D[2]
D[3]
D[4]
D[5]
D[6]
D[7]
Output /
Input
41
42
43
44
45
46
47
48
L4
M3
K5
M4
J6
K6
M5
L5
D[7:0]: Bi-directional Data Bus
Signals on these pins are the data for Read/Write operation.
RD
Input
67
L11 RD: Read Strobe (Active Low)
A low signal on this pin enables a read operation on the selected register.
WR
Input
66
K10 WR: Write Strobe (Active Low)
A low signal on this pin enables a write operation on the selected register.
ALE
Input
53
L7
ALE: Address Latch Enable
In non-multiplexed address/data bus, the ALE is connected to High.
It is internally pulled-up.
JTAG (per IEEE 1149.1)
Name
Type
Pin No.
Description
PQFP PBGA
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