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参数资料
| 型号： | IDT82V2108PX8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 103/292页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 标准包装： | 500 |
| 控制器类型： | T1/E1/J1 调帧器 |
| 接口： | 并联 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 电流 - 电源： | 160mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-BFQFP |
| 供应商设备封装： | 128-PQFP（14x20） |
| 包装： | 带卷 (TR) |
| 其它名称： | 82V2108PX8 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页当前第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页
IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Programming Information
181
March 5, 2009
E1 RHDLC #1, #2, #3 Status (04AH, 0CAH, 14AH, 1CAH, 24AH, 2CAH, 34AH, 3CAH)
Selection of the RHDLC block (#1, #2, or #3) whose registers are visible on the microprocessor interface is done via the RHDLCSEL[1:0] (b7~6,
E1-00AH).
FE:
= 0: The FIFO is loaded with data.
= 1: The FIFO is empty.
OVR:
The overwritten condition occurs when data is written over unread data in the FIFO buffer. This bit is cleared to ‘0’ after the register is read.
= 0: No overwriting occurs.
= 1: The FIFO is overwritten, and then the FIFO is reset, which cause the COLS and PKIN to be reset to logic 0.
COLS:
This bit reflects the HDLC link status change.
= 0: Normal operation.
= 1: The first HDLC opening flag sequence (7E) activating the HDLC or the HDLC abort sequence (7F) deactivating the HDLC is detected.
This bit is cleared to ‘0’ after the bit is read, or after the OVR transits to be logic 1, or after the EN is clear.
PKIN:
= 0: A HDLC packet has not been written into the FIFO.
= 1: A HDLC packet has been written into the FIFO.
This bit is cleared to ‘0’ after the bit is read, or after the OVR transits to logic 1.
PBS[2:0]:
The PBS[2:0] indicate the status of the last byte read from the FIFO.
INTR:
= 0: No interrupt sources in the HDLC Receiver block occur
= 1: Any one of the interrupt sources in the HDLC Receiver block occurs. The interrupt sources in the HDLC Receiver are: 1. Receiving the first
7E opening flag sequence which activates the HDLC link; 2. A packet was received; 3. Change of link status; 4. Exceeding the set point of the FIFO
which is defined in the INTC[6:0] (b6~0, E1-049H); 5. Over-writing the FIFO.
This bit is cleared to ‘0’ after the bit is read.
Bit No.
7
6
5
4
3
2
1
0
Bit Name
FE
OVR
COLS
PKIN
PBS[2]
PBS[1]
PBS[0]
INTR
Type
RR
R
Default
XX
X
PBS[2:0]
Status of the Data
0 0 0
Normal data
0 0 1
A dummy byte to indicate the first HDLC opening flag sequence (7E) was detected, which means the HDLC link became active.
0 1 0
A dummy byte to indicate the HDLC abort sequence (7F) was detected, which means the HDLC link became inactive.
0 1 1
Reserved.
1 0 0
The last byte of a non-aborted HDLC packet was received. The HDLC packet is in an integer number of bytes and has no FCS error.
1 0 1
The last byte of a non-aborted HDLC packet was received and a non-integer number of bytes are in the packet.
1 1 0
The last byte of a non-aborted HDLC packet was received. The HDLC packet is in an integer number of bytes and has FCS errors.
1 1 1
The last byte of a non-aborted HDLC packet was received. The HDLC packet is in a non-integer number of bytes and has FCS errors.
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