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参数资料
| 型号： | IDT82V3288 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 150/170页 |
| 文件大小： | 1053K |
| 代理商： | IDT82V3288 |
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IDT82V3288
WAN PLL
Programming Information
150
June 22, 2006
7.2.10
SYNCHRONIZATION CONFIGURATION REGISTERS
SYNC_MONITOR_CNFG - Sync Monitor Configuration
Address:7CH
Type: Read / Write
Default Value: 00101011
Bit
Name
Description
7
SYNC_BYPASS
This bit selects one frame sync input signal to synchronize the frame sync output signals.
0: EX_SYNC1 is selected. (default)
1: When the T0 selected input clock is any of IN1 ~ IN3, IN5, IN7, IN8, IN10 ~ IN14, EX_SYNC1 is selected; when the T0
selected input clock is IN4 or IN6, EX_SYNC2 is selected; when the T0 selected input clock is IN9, EX_SYNC3 is selected;
when there is no T0 selected input clock, no frame sync input signal is selected.
These bits set the limit for the external sync alarm.
000: ±1 UI.
001: ±2 UI.
010: ±3 UI. (default)
011: ±4 UI.
100: ±5 UI.
101: ±6 UI.
110: ±7 UI.
111: ±8 UI.
These bits must be set to ‘1011’.
6 - 4
SYNC_MON_LIMT[2:0]
3 - 0
-
7
6
5
4
3
2
1
0
SYNC_BYPASS
SYNC_MON_LIMT2
SYNC_MON_LIMT1
SYNC_MON_LIMT0
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相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
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