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参数资料
| 型号： | IDT82V3288 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 广域网锁相环 |
| 文件页数： | 20/170页 |
| 文件大小： | 1053K |
| 代理商： | IDT82V3288 |
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IDT82V3288
WAN PLL
Functional Description
20
June 22, 2006
3
FUNCTIONAL DESCRIPTION
3.1
RESET
The reset operation resets all registers and state machines to their
default value or status.
After power on, the device must be reset for normal operation.
For a complete reset, the
RST
pin must be asserted low for at least
50 μs. After the
RST
pin is pulled high, the device will still be in reset
state for 500 ms (typical). If the
RST
pin is held low continuously, the
device remains in reset state.
3.2
MASTER CLOCK & MASTER CLOCK MONI-
TORING
A nominal 12.8000 MHz clock, provided by a crystal oscillator, is
input on the OSCI pin. This clock is provided for the device as a master
clock. The master clock is used as a reference clock for all the internal
circuits. A better active edge of the master clock is selected by the
OSC_EDGE bit to improve jitter and wander performance.
In fact, an offset from the nominal frequency may input on the OSCI
pin.
This
offset
can
be
NOMINAL_FREQ_VALUE[23:0] bits. The calibration range is within
±741 ppm.
compensated
by
setting
the
If a 12.8 MHz clock provided by another crystal oscillator is input on
the OSCI_MON pin, the master clock on the OSCI pin will be monitored
by the clock on the OSCI_MON pin after the two clocks are stable for 1
second. If the master clock on the OSCI pin does not toggle for 5 contin-
uous 12.8 MHz cycles, it will be considered a failed clock. In this case, if
the OSCI_SW bit is ‘0’, the clock on the OSCI_MON pin replaces the
one on the OSCI pin to be the master clock, and all the outputs of the
device are low; if the OSCI_SW bit is ‘1’, the device operates abnor-
mally.
When the clock on the OSCI pin fails, the OSCI_ALARM
1
bit will be
set. If the OSCI_ALARM
2
bit is ‘1’, an interrupt will be generated.
The master clock on the OSCI pin will not be monitored if no clock is
input on the OSCI_MON pin.
The performance of the master clock should meet GR-1244-CORE,
GR-253-CORE, ITU-T G.812 and G.813 criteria.
Table 2: Related Bit / Register in Chapter 3.2
Bit
Register
Address (Hex)
NOMINAL_FREQ_VALUE[23:0]
OSC_EDGE
OSCI_SW
OSCI_ALARM
1
OSCI_ALARM
2
NOMINAL_FREQ[23:16]_CNFG, NOMINAL_FREQ[15:8]_CNFG, NOMINAL_FREQ[7:0]_CNFG
06, 05, 04
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
INTERRUPTS3_STS
0F
INTERRUPTS3_ENABLE_CNFG
12
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