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参数资料
型号： LFX125EB-05F256C
厂商： Lattice Semiconductor Corporation
文件页数： 73/119页
文件大小： 0K
描述： IC FPGA 139K GATES 256-BGA
标准包装： 90
系列： ispXPGA®
逻辑元件/单元数： 1936
RAM 位总计： 94208
输入/输出数： 160
门数： 139000
电源电压： 2.3 V ~ 3.6 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 256-BGA
供应商设备封装： 256-FPBGA（17x17）
Lattice Semiconductor
ispXPGA Family Data Sheet
53
REFCLK and SS_CLKIN Timing
Serializer Timing
2
Deserializer Timing
Symbol
Description
Mode
Condition
Min
Max
Unit
tDREFCLK
Frequency Deviation Between TX REFCLK and
CDRX REFCLK on One Link
8B10B/
10B12B
-100
100
ppm
tJPPREFCLK
REFCLK, SS_CLKIN Peak-to-Peak Period Jitter
All
Random Jitter
0.01
UIPP
tPWREFCLK
REFCLK, SS_CLKIN Pulse Width, (80% to 80% or
20% to 20%).
All
40-100MHz
2
ns
100-200MHz
1
tRFREFCLK
REFCLK, SS_CLKIN Rise/Fall Time (20% to 80% or
80% to 20%)
All
2
ns
Symbol
Description
Mode
Condition
Min
Max
Unit
tJPPSOUT
SOUT Peak-to-Peak Output Data Jitter
All
fCLK with no jitter
0.25
UIPP
tJPP8B10B
SOUT Peak-to-Peak Random Jitter
8B10B
800 Mbps w/K28.7-
130
ps
SOUT Peak-to-Peak Deterministic Jitter
8B10B
800 Mbps w/K28.5+
160
ps
tRFSOUT
SOUT Output Data Rise/Fall Time (20%,
80%)
LVDS
700
ps
tCOSOUT
REFCLK to SOUT Delay
SS/8B10B
2Bt
1 + 2
2Bt
1 +10
ns
10B12B
1Bt
1 + 2
1Bt
1 +10
ns
tSKTX
Skew of SOUT with Respect to
SS_CLKOUT
SS
300
ps
tCKOSOUT
SS_CLKOUT to bit0 of SOUT
SS
2Bt
1 - tSKTX 2Bt1 + tSKTX
ns
tHSITXDDATAS TXD Data Setup Time
All
Note 3
1.5
ns
tHSITXDDATAH TXD Data Hold Time
All
Note 3
1.0
ns
1. Bt: Bit Time Period. High Speed Serial Bit Time.
2. The SIN and SOUT jitter specifications listed above are under the condition that the clock tree that drives the REFCLK to sysHSI Block is in
sysCLOCK PLL BYPASS mode.
3. Internal timing for reference only.
Symbol
Description
Mode
Conditions
Min
Max
Units
fDSIN
SIN Frequency Deviation from REFCLK
8B10B/
10B12B
-100
100
ppm
eoSIN
SIN Eye Opening Tolerance
All
Notes 1, 2
0.45
UIPP
ber
Bit Error Rate
All
10
-12
Bits
tHSIOUTVALIDPRE
RXD, SYDT Valid Time Before RECCLK Fall-
ing Edge
All
Note 3
tRCP/2 - 0.7
ns
tHSIOUTVALIDPOST
RXD, SYDT Valid Time
After RECCLK Falling Edge
All
Note 3
tRCP/2 - 0.7
ns
tDSIN
Bit 0 of SIN Delay to RXD Valid at RECCLK
Falling edge
All
1.5 tRCP +
4.5Bt + 3
1.5 tRCP +
4.5Bt + 15
ns
1. Eye opening based on jitter frequency of 100KHz.
2. Lower frequency operation assumes maximum eye closure of 800ps.
3. Internal timing for reference only.
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DEVICES
DISCONTINUED
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PDF描述
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LFX125EB-05FN516C 功能描述:FPGA - 现场可编程门阵列 E-Ser139K Gt ispJTA G 2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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