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参数资料
| 型号： | MC68CK338CPV14B1 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 14.4 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | PLASTIC, TQFP-144 |
| 文件页数： | 34/133页 |
| 文件大小： | 944K |
| 代理商： | MC68CK338CPV14B1 |
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MC68CK338
MOTOROLA
MC68CK338TS/D
129
Figure 39 Background Debugging Mode Timing Diagram —
Freeze Assertion
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. When the previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = tEcyc – tEAD – tEDSR.
4. Chip select access time = tEcyc – tECSD – tEDSR.
Table 73 ECLK Bus Timing
(V
DD
and V
DDSYN
= 2.7 to 3.6 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H)
1
Num
Characteristic
Symbol
Min
Max
Unit
1A
ECLK Period
tEcyc
555
—
ns
2A, 3A ECLK Pulse Width
tECW
277.5
—
ns
E1
ECLK Low to Address Valid2
tEAD
—70
ns
E2
ECLK Low to Address Hold
tEAH
10
—
ns
E3
ECLK Low to CS Valid (CS delay)
tECSD
—
140
ns
E4
ECLK Low to CS Hold
tECSH
10
—
ns
E5
CS Negated Width
tECSN
35
—
ns
E6
Read Data Setup Time
tEDSR
35
—
ns
E7
Read Data Hold Time
tEDHR
5—
ns
E8
ECLK Low to Data High Impedance
tEDHZ
—
130
ns
E9
CS Negated to Data Hold (Read)
tECDH
0—
ns
E10
CS Negated to Data High Impedance
tECDZ
—1
tcyc
E11
ECLK Low to Data Valid (Write)
tEDDW
—2
tcyc
E12
ECLK Low to Data Hold (Write)
tEDHW
10
—
ns
E13
Address Access Time (Read)3
tEACC
450
—
ns
E14
Chip Select Access Time (Read)4
tEACS
380
—
ns
E15
Address Setup Time
tEAS
1/2
—
tcyc
68300 BDM FRZ TIM
B8
CLKOUT
FREEZE
IFETCH/DSI
B6
B7
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68CK338CPV14 | 32-BIT, 14.4 MHz, MICROCONTROLLER, PQFP144 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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