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参数资料
| 型号： | MC68EN302CPV20BT |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, PLASITC, LQFP-144 |
| 文件页数： | 7/128页 |
| 文件大小： | 641K |
| 代理商： | MC68EN302CPV20BT |
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MC68EN302 Electrical Characteristics
MOTOROLA
MC68EN302 REFERENCE MANUAL
8-5
S0
S1
S2
S3
S4
S5
S6
S7
9A
405A
6
9
406
CLK0
(output)
A23–A0
(output)
AS
(output)
RASx
(output)
CASx
(output)
DRAMRW
(output)
Figure 8-3. DRAM Refresh
8.4 ETHERNET TIMING
1.
NOTES:
1. TXD, TENA are actually driven by TCLK Low (falling) edge. Max delay from TCLK low to TXD, TENA change is 20 nsec.
Table 8-2. Ethernet Timing
NUM
CHARACTERISTIC
SYMBOL
MIN
MAX
UNIT
520
CLSN width high
105
ns
521
RCLK Rise/Fall Time
15
ns
522
RCLK width low
40
60
ns
523
RCLK period
80
120
ns
524
RX, RENA Setup to RCLK rising edge
25
ns
525
RX Hold time from RCLK rising edge
0
ns
526
RENA Active Delay (from RCLK rising edge of the last
data bit)
0ns
527
RENA Width Low
105
ns
528
TCLK Rise/Fall Time
15
ns
529
TCLK width low
45
55
ns
530
TCLK clock period
99
101
ns
531
TCLK High to TXD, TENA Active Delay (1)
45
75
ns
532
TCLK High to TXD, TENA Inactive Delay (1)
45
75
ns
8
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